[发明专利]一种硅基Ⅲ-V族砷化镓半导体材料制备方法和系统

说明书

本发明提供一种硅基III‑V族砷化镓半导体材料制备方法和系统，包括：在清洁的单晶硅衬底表面制备二氧化硅膜；在所述二氧化硅膜上，采用纳米压印技术得到二氧化硅纳米图形层，所述二氧化硅纳米图形层包括裸露单晶硅衬底表面的生长窗口区，以及二氧化硅图形区，生长窗口区和二氧化硅图形区交错分布；在所述生长窗口区上，沉积接近或等于所述二氧化硅图形区的台面高度的砷化镓缓冲层；在所述砷化镓缓冲层和所述二氧化硅图形区上外延生长III‑V族半导体材料。本发明采用纳米压印的技术制作二氧化硅纳米图形层，作为半导体材料生长的图形衬底，打破了之前的材料尺寸限制问题，更加有利于工业化的材料生长制备，有效地降低了材料制作成本，具有广泛的应用前景。

技术领域

本发明涉及半导体材料领域，尤其涉及一种硅基III-V族砷化镓半导体材料制备方法和系统。

背景技术

无应力、低位错密度的晶格大失配异质结构材料外延生长技术是下一代光电子器件和多功能光电集成芯片的主要发展方向之一。特别是，将微电子工艺中发展成熟的硅材料与砷化镓等III-V族直接带隙半导体材料高质量地结合在一起成为光电集成技术的最佳方案。但是，在硅衬底上，外延生长器件级砷化镓(GaAs)等III-V族半导体材料一直是国际上硅基材料研究领域的难题。

为了解决这个难题，国内外主要采用的材料制备方案有：低温-高温两步法、图形衬底法、热退火法、应变超晶格阻挡层法等。目前，为了更好地降低位错密度，一般以两步法为主，把图形衬底法、热退火法和应变超晶格阻挡层法同时综合使用。由于受到晶格失配应力和III-V族半导体材料横向外延特性的限制，研究表明，采用纳米尺寸为100～200nm的硅图形衬底更适合硅基上III-V族半导体材料生长制备，可以更有效地释放外延层应力，降低穿透位错密度。近年来，为了制备硅图形衬底，国外和国内一些研究组主要采用激光全息、电子束曝光和纳米球自组装等方法。

但是上述制备硅图形衬底的方法都不太理想，所能制备的最大衬底尺寸只能为mm量级，无法得到更大面积的图形衬底，导致了材料的制作成本过高，不能满足产业化的材料生长制备要求的技术问题，限制了材料的应用前景。

发明内容

(一)要解决的技术问题

本发明提供一种硅基III-V族砷化镓半导体材料制备方法和系统，以解决现有技术中无法制造大尺寸的高质量硅基外延III-V族半导体材料的技术问题。

(二)技术方案

为解决上述技术问题，本发明提供一种硅基III-V族砷化镓半导体材料制备方法，包括：

在清洁的单晶硅衬底表面制备二氧化硅膜；

在所述二氧化硅膜上，采用纳米压印技术得到二氧化硅纳米图形层，所述二氧化硅纳米图形层包括裸露单晶硅衬底表面的生长窗口区，以及二氧化硅图形区，生长窗口区和二氧化硅图形区交错分布；

在所述生长窗口区上，沉积接近或等于所述二氧化硅图形区的台面高度的砷化镓缓冲层；

在所述砷化镓缓冲层和所述二氧化硅图形区上外延生长III-V族半导体材料。

进一步地，

在所述在清洁的单晶硅衬底表面制备二氧化硅膜之前，还包括：利用湿法化学清洗方法对单晶硅衬底进行处理；

和／或，所述制备二氧化硅膜包括：利用等离子体增强化学气相沉积法或热氧化方法，沉积厚度为400nm的厚度均匀的二氧化硅膜；

和／或，所述单晶硅衬底为本征或高掺杂低阻型，生长面为<100>，晶面偏向<110>或<111>晶面4°～6°，厚度为330～370μm。

进一步地，