[发明专利]用于互连测试的转变延迟检测器

说明书

本发明公开了用于互连测试的转变延迟检测器。根据本发明的一种用于测试在包括通过至少第一管芯间互连（互连1）彼此电连接的至少第一管芯（管芯1）和第二管芯（管芯2）的结构中的管芯间互连中的延迟转变延迟缺陷的测试电路（30）：包括：输入端口，用于接收测试数据值，数据存储元件（33），用于临时存储测试数据值，另一管芯间互连（互连2），至少针对将被测试的第一管芯间互连（互连1）而被设置用于电连接（32）至第一管芯间互连（互连1）以便形成用于将测试数据值从所述数据存储元件（33）传输回所述数据存储元件（33）的反馈回路，该测试电路还包括数据调节器，时钟脉冲发生器（36），选择逻辑，以及‑读出装置。

技术领域

本发明涉及互连半导体芯片领域，例如半导体芯片的三维堆叠，传统（“2D”）芯片之间的互连。

背景技术

半导体工业不断探求将更多功能集成到更小形状因数，兼具提高的性能、更低的功率和降低的成本。通常，只有二维平面被用于此：通过传统的CMOS缩放实现的单个管芯（片上系统，SoC）中的多个IP核、单个封装（多芯片封装，MCP）中的多个管芯以及印刷电路板（PCB）上的多个IC。最近，第三维度，即垂直维度也开始被利用：系统级封装（SiP），其中多个裸管芯垂直堆叠在单个IC封装中，并且通过引线接合的方式互连至基底；以及层叠封装（PoP），其中多个封装芯片是垂直堆叠的。

芯片的三维（3D）堆叠是热点研究项目，因为它允许更高的晶体管密度和电子产品的更小的覆盖区域。这一系列创新中的最新进展是所谓的三维堆叠IC（3D-SIC）；单个封装包含通过管芯间（inter-die）互连的方式互连的垂直堆叠的裸管芯，可任选地包括贯穿基底通孔（TSV）。基于管芯间互连的3D堆叠在更小尺寸下提供更多功能、更高带宽和性能、以及更低功耗和成本的好处；并且即使在传统的特征尺寸缩放变得越来越困难和昂贵的时代也是如此。

当前，许多研究和开发工作是围绕集成电路的三维堆叠而完成的。图 1（a）和图1（b）中示出了两种流行的设置。图1（a）示出了基于内插器的3D管芯堆叠，其中多个有源管芯被并排地放置在诸如半导体（例如硅）内插器之类的内插器之上并且通过该内插器互连。图1（b）示出了全 3D-SIC，其中多个有源管芯中的一个设置在另一个之上。

在这种堆叠的IC中的管芯间的互连通常具有高密度、高性能和低功率耗散。在面对面的接合中，它们通常通过微凸块（例如，Cu和CuSn微凸块）的方式实现。在面对背接合中，这些互连还可包含贯穿基底通孔（TSV）。

半导体制造工艺是容易发生缺陷的并因此所有IC需要进行测试以检查制造缺陷。堆叠的IC也不例外。因此，这些新的管芯间连接的3D-SIC 也需要进行测试以检查制造缺陷，以向客户保证足够的出产产品质量。芯片堆叠应当尽可能无故障地提供。在3D芯片堆叠中，管芯间互连传送两个管芯之间的所有互连信号，并因此对芯片的功能操作相当关键。管芯间互连制造工艺以及接合工艺是精细的，且因此管芯间互连是容易出现缺陷的，诸如例如开路、短路和延迟缺陷。

对于堆叠的3D-SIC，可区分出不同测试阶段：（1）预接合测试，（2）中后测试（＝部分堆叠的测试），（3）接合后测试（＝完整堆叠的测试），以及（4）最后封装测试。为什么SIC测试应当为模块化测试，其中各种互连层、管芯和或许管芯中的嵌入式核作为独立单元被测试，存在如下许多原因：

-异构的堆叠（组合逻辑、存储器和模拟电路）具有不同的缺陷机制、故障模型、测试图形和测试图形产生工具；

-不同的管芯可能来自不愿与其他公司共享它们管芯的实现细节（IP保护）的不同的公司；

-测试流程包含不同的测试阶段，每个阶段具有其自己的重点和测试内容。这些流程通常也不是固定的，而是随着生产过程而发展，例如当发生管芯成品率成熟或成品率偏差时。模块化测试支持自适应测试流程，其中测试可灵活地被包括或排出或重新排序。