[发明专利]一种MOSFET结构及其制造方法

说明书

技术领域

本发明涉及一种MOSFET结构及其制造方法。更具体而言，涉及一种用于减小靠近漏端的沟道中热电子数目的MOSFET结构及其制造方法。

技术背景

MOSFET处于饱和区时，沟道反型层部分夹断，即靠近漏端的沟道表面反型载流子浓度很小，电阻很大，根据串联分压关系，此时沟道区的电压大部分落在夹断区上，在夹断区产生很大的电场。当沟道区的反型载流子在电场作用下运动到夹断区边界时，将会被夹断区的电场加速，很快的被扫到漏端，这一过程中电子将会获得很大的速度，远大于在反型载流子区时运动的速度，因此，在夹断区电子的运动速度与迁移率无关，主要取决于夹断区上的电压大小。

随着源漏之间电压的增大，夹断区载流子所处的电场也随着增大，因此电子能获得更高的速度和更大的能量，产生一定数目的热载流子，夹断区的电场增大到一定程度时，这些热载流子具有一定的几率越过沟道和栅介质层之间的势垒，进入栅介质层中，从而在栅介质层中引入缺陷和陷阱，影响器件性能。

针对这一问题，本发明提供了一种减小热载流子跃迁几率的方法，具体的，在靠近漏端一侧的沟道材料中注入散射杂质，即非电离杂质，增大热载流子在夹断区被散射的概率，使得载流子在夹断区运动时受到的阻力增大，降低热载流子的能量，从而减小热载流子进入栅极介质层的数目和几率。

发明内容

本发明提供了一种用于减小靠近漏端的沟道中热电子数目的MOSFET结构及其制造方法，有效地减小了热载流子进入栅极介质层的数目和几率，提高了器件性能。具体地，本发明提供的制造方法包括以下步骤：

a.提供衬底、源漏区、伪栅叠层、层间介质层和侧墙；

b.去除伪栅叠层形成伪栅空位；

c.对所述半导体结构进行倾斜的离子注入，形成载流子散射区，所述载流子散射区位于漏端一侧的半导体结构表面下方；

d.在所述伪栅空位中淀积栅极叠层。

其中，所述载流子散射区位于衬底表面下方5nm以内，其长度小于栅极长度的1/3。

其中，形成所述载流子散射区的杂质为锗和/或碳，所述载流子散射区的杂质浓度大于1e20cm^-3。

相应的，一种半导体结构，包括：

衬底；

位于所述衬底上方的栅极叠层；

位于所述栅极叠层两侧衬底中的源漏区；

位于所述栅极叠层两侧的侧墙；

位于所述侧墙两侧的层间介质层；

以及位于栅极下方靠近漏端一侧衬底中的载流子散射区。

其中，所述载流子散射区位于衬底表面下方5nm以内，其长度小于栅极长度的1/3。

其中，形成所述载流子散射区的杂质为锗和/或碳，所述载流子散射区的杂质浓度大于1e20cm^-3。

根据本发明提供的一种减小热载流子跃迁几率的方法，具体的，在靠近漏端一侧的沟道材料中注入散射杂质，即非电离杂质，增大热载流子在夹断区被散射的概率，使得载流子在夹断区运动时受到的阻力增大，降低热载流子的能量，从而减小热载流子进入栅极介质层的数目和几率。

附图说明

图1至图5示意性地示出了形成根据本发明的制造方法各阶段半导体结构的剖面图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

如图5所示，本发明提供了一种非对称MOSFET结构，包括：衬底100；位于所述衬底100上方的栅极叠层500；位于所述栅极叠层500两侧衬底中的源漏区200；位于所述栅极叠层500两侧的侧墙160；位于所述侧墙160两侧的层间介质层300；以及位于栅极下方靠近漏端一侧衬底中的载流子散射区400。

所述载流子散射层400位于半导体结构100表面，其深度小于5nm，长度小于栅极长度的1/3，其中，形成载流子散射层400的元素为碳和/或锗，其杂质浓度大于1e20cm^-3，通过非电离杂质的注入，大大提高了该区域的散射概率，使得器件在饱和区工作时，沟道夹断区中的载流子被散射的概率大大提高，有效降低了该区域热载流子的能量。