[发明专利]介电终止的超结FET

说明书

本发明揭示一种供在高电压应用中使用的介电终止的超结场效应晶体管FET架构。所述架构将介电终止添加到高电压超结工艺的一般特征。所述介电终止的FET DFET比常规的半导体终止的超结FET更紧凑且更可制造。

技术领域

本专利涉及功率MOS场效应晶体管(FET)，且更特定来说，涉及超结FET。

背景技术

可通过在有效区中的p型和n型导电性类型材料的交替柱以及终止区中的电介质柱来制造超结FET。

通常，在垂直导电FET中，电极安置在两个相对平面上。当接通垂直FET时，电流沿着沟道流动，并且随后沿着所谓的漂移区中的半导体装置的厚度(即，垂直方向)流动。当关闭装置时，耗尽区垂直延伸。为了实现垂直半导体装置的高击穿电压，沟道与漏极电极之间的漂移区可由高电阻率材料制成，并且具有相对大的厚度。然而，漂移层的高电阻率和相对大的厚度增加了装置的接通电阻。较高的接通电阻由于会增加导通损耗并且降低开关速度而不利地影响装置的性能。众所周知的是，装置的接通电阻与击穿电压的2.5次幂成比例地快速增加。

克服此问题的一种技术已在使用具有漂移区的特定结构的半导体装置。此类半导体装置包含形成于所述装置的有效区中的漂移层中的相反导电性类型材料的交替柱。相反导电性类型材料的交替柱仍在接通装置时提供电流路径，同时在关闭装置时水平地耗尽漂移区以承受反向电压。

在超结FET中，反向偏压电场在垂直方向上是实质上恒定的，因此，可通过漂移层的厚度与硅中的临界或击穿电场的乘积来近似装置的击穿电压。具体来说，如果高浓度n型和p型材料的交替布置的柱彼此均衡，那么击穿电压变得较不独立于漂移层的电阻率。出于此原因，减少漂移层的电阻率会导致击穿电压的较小下降，因此同时实现高击穿电压和低接通电阻。

虽然有以上优点，但超结FET具有一缺陷，即，其难以稳定地实施环绕有效区的终止区。这是因为漂移层的低电阻率(可能归因于超结设计)导致从有效区到终止区的过渡区中的横向电场分布不均匀，因此降低装置的总击穿电压。因此，终止区中的击穿电压可能不合意地低于有效区中的击穿电压。

在终止区中实现高击穿电压的一种方法是提供终止柱以通过将超结基础结构延伸到终止区中而在有效区外扩散耗尽区，横向电荷平衡的益处也延伸到那个区中。也就是说，比正常承受给定反向电压所需的材料10倍重度掺杂材料将也承受那个电压。

通过更紧密的分析可以容易观察到，在其整个范围内仅在如图1中所示的FET阵列区中获得超结效应，其中超结柱在源极电位下被偏置，且因此当将高电压施加到漏极时，朝向完全横向耗尽的理想超结条件而耗尽。越过过渡柱进入终止区，所述柱不连接，并且因此保持浮动以拾取其位置从由经偏置电极和柱产生的场取得的任何电位。

这种类型的终止在其所采用的硅区域方面是低效的。

由于以上限制，需要提供一种比当前常规上设计的半导体终止的超结FET更紧凑且更可制造的超结FET。

所需要的是一种成本有效的高电压FET，其通过超结装置架构的优势而更具投资价值。所述成本有效语言表达是指在预强加的击穿电压和接通电阻下由晶体管占据的总面积的最小化，其中所述总面积包含由晶体管占据的有效区域以及其周围的终止区域。

发明内容