[发明专利]使用数字锁定环的分门延迟调整

说明书

技术领域

本发明大致涉及模拟至数字转换器（ADC），特别涉及可控制供应至连续时间sigma-delta（CTSD）调制器的时钟上的时间延迟的方法和装置。

背景技术

随着半导体技术的进步，深亚微米或纳米技术的出现允许模拟设计者设计出比以往更快的晶体管，从而使得可实施高速电路和系统。在CTSD调制器的情况下，更精细几何尺寸（如65nm）的晶体管允许多GHz的采样时钟频率。由于这个原因，ADC可处理的输入信号带宽也急剧提高，其可引入对时钟偏差的额外敏感度。

图1是CTSD调制器10，其包括输入终端12、求和模块14、回路滤波器16、闪速模拟至数字转换器（flash）18、可选延迟锁定环（DLL）20、数字至模拟转换器（DAC）22和输出终端24，其中求和模块14可以是回路滤波器16的部分。输入终端12接收模拟信号，CTSD调制器10在输出终端24处将所述模拟信号转换成数字信号。参考图1，调制器ADC10包括从输入终端12至输出终端24的前向信号路径，其包括串联连接的求和模块14、回路滤波器16和ADC18和从输出终端24至输入终端12的反馈信号路径，其包括DAC22。DLL20接收时钟信号并将对齐的时钟输出至ADC18和DAC22以驱动两个模块。求和模块14被配置为减法器，其从输入信号减去DAC22的输出以产生馈送至回路滤波器16的输入的残差信号。回路滤波器16可以是低通滤波器或带通滤波器以平滑ADC18可在输出终端24处转换成数字输出的残差信号。将数字输出馈送至DAC22的输入，DAC22的输入将数字输出转换成模拟形式以与输入信号进行比较。

两个主要电路模块（ADC18和DAC22）由从DLL20产生的时钟驱动。在操作期间，馈送至ADC18和DAC22的时钟可包括时间差。例如，参考图1，ADC18可在时刻26或第一时钟周期的上升沿执行信号采样，而DAC22可在始于跟随第一时钟周期的第二时钟周期的上升沿的时间段28上执行数字至模拟转换。理想地，时刻26和时间段28的开端应同时发生。然而，实际上，这两者之间可能存在时间差，这可能在频域中引入相移。相移可能不利于包含在反馈路径中的高阶回路滤波器16的稳定性。

因此，在将CTSD调制器交付给客户之前，可调谐这两个主要模块之间的时钟偏差以校正或补偿高阶效应。至ADC18的时钟可被延迟或提前以匹配至DAC22的时钟。延迟至ADC18的时钟使CTSD调制器10的噪声传递函数（NTF）变平，而提前时钟将降低ADC18的元稳定性。因此，期望ACD18与DAC22之间的时间差可被微调至时钟周期的几个百分比的程度。例如，对于某些应用，延迟需低于5ps，这比简单反相器可实现的更精细或更短。对于更快的CTSD转换器，分门延迟调整的能力是非常重要的。

当前技术使用相位内插来产生分门延迟。图2图示使用相位内插来产生分门延迟的DLL。DLL30包括延迟线32，其包括相位内插器34、相位锁定元件42（其包括相位频率检测器36、电荷泵38和回路滤波器40）、DAC脉冲驱动器44和闪速时钟驱动器46。此外，DLL30包括多个多路复用器48、50。为了克服由制造引起的分门延迟变化，通常使用供电电压和操作温度变化（PVT）、封闭环（DLL）。参考图2，将源时钟供应至延迟线32，其中相位内插电路34可在两个时钟输出之间产生延迟。封闭环锁定虚拟多路复用器50的输入时钟和输出。实际上，因为DAC22需要具有较少抖动的精准时钟，所以第一时钟输出经过虚拟多路复用器50且供应至相位锁定元件42，此处第一时钟输出与源时钟在供应至DAC脉冲驱动器44之前被相位锁定。在相位锁定元件42中，相位频率检测器36检测源时钟与虚拟多路复用器50的输出之间的相位和频率差。电荷泵38将相位差转换成电压信号，其被回路滤波器40低通滤波。从回路滤波器40的输出是馈送回至延迟线32（包括延迟元件）的控制电压。DAC驱动器44将时钟信号供应至DAC22。从延迟线32的第二时钟输出包括由相位内插器34产生的多个延迟线。这些延迟线供应至由数字输入控制的多路复用器48。通过调整数字输入，将具有不同相位延迟量的第二时钟输出供应至驱动ADC18的闪速ADC时钟驱动器46。

为了实现由相位内插器34产生的不同相位延迟，需要许多级多路复用器。可调整的范围越宽且时间分辨率越精细，则需要越多的多路复用器。然而，多路复用器需彼此匹配。因此，CTSD调制器中的多个多路复用器增加了电路设计的难度。

纳米电路的另一挑战是低电压供电，其对于某些设计可低达1V。

附图说明