[发明专利]一种可变延时预测方法及基于预测的可变延时加法器

说明书

技术领域

本发明涉及数字电子技术领域，具体而言，涉及一种可变延时预测方法及基于预测的可变延时加法器。

背景技术

在现代数字系统设计中，不论是嵌入式电路系统还是大规模专用集成电路，高性能和低功耗都是设计者主要追求的指标。一般来说，在数字信号处理（DSP）领域中，所有的复杂运算都可以归结为加法和乘法运算。因此设计高性能低功耗的加法器是大规模数字系统设计的重要组成部分。

随着CMOS器件特征尺寸的不断减小，加法器的运行频率也得以大幅度提升，同时其供电电压也不断降低。但是器件尺寸的减小同样带来了其他负面效应，其中较为突出的是工艺参数的偏移幅度随着器件尺寸的不断减小而加重。这一参数偏移效应极大限制了加法器供电电压的进一步降低或运行频率的提高。其中的主要原因是，小尺寸器件所带来的参数偏移会导致加法器关键路径的延时在实际运行中产生较大波动。

因此，设计者不得不在前期的规划中为这一参数偏移现象留出余量，从而能够保证加法器正确无误的运行。在传统的加法器设计方法中，为了保证电路在参数有所偏移的状况下依旧保持正确运算，往往采用提升电路供电电压或者降低电路的运行频率两种手段。

显然，这两种较为保守的方法为电路带来了功耗或者性能上的负面作用。提升供电电压虽然可以缩短关键路径的延时，但是同样会为电路系统增加额外的能耗，且增加的能耗最终会使电路系统的运行温度进一步提升，从而导致参数偏移现象的不断加重，最终形成恶性循环。如果采用降低电路运行频率的办法，则无疑会折损特征尺寸减小所带来的高性能这一优势，且在某些特定的应用领域中，电路系统的运行频率是固定的设计指标而无法折中。

因此，在CMOS器件的特征尺寸进入20纳米后，面对参数偏移的状况，如何能够保证加法器正确无误运行的同时，进一步降低电路供电电压或者提高电路的运行频率已经成为热点问题。

发明内容

本发明针对现有技术的不足，提出了一种可变延时预测方法，以及基于该方法的加法器，改进的加法器结构能够保证加法器正确无误运行的同时，进一步降低电路供电电压或者提高电路的运行频率。

所述可变延时预测方法包括以下步骤：

S101、输入待执行加法运算的操作数中的第i至第i＋n位以及转移态，其中，所述转移态为所述操作数中第i－1位对应的加法器输出的进位信号的当前态与所述进位信号的保留态比较的结果；

S102、根据对第i至第i＋n位进行的逻辑运算判断当前操作数是否存在长关键路径被激发的情况；

S103、基于所述转移态和部分当前操作数产生的使能信号来决定是否给待执行加法运算分配额外的时钟，同时产生进位选择信号来确定传播给当前操作数中的第i位对应的加法器的进位值。

根据本发明的一个实施例，当不存在长关键路径被激发的情况时，选择所述当前态作为第i个加法器的进位输入，然后将加法器执行运算的关键路径从第i－1位处开始分成两段进行。

根据本发明的一个实施例，当存在长关键路径被激发的情况时，对所述当前态进行预测，并采用预测的进位信号作为第i个加法器的进位输入，然后将加法器执行运算的关键路径从第i－1位处开始分成两段进行。

根据本发明的一个实施例，所述预测的进位信号为第i－1位进位信号的保留态。

根据本发明的一个实施例，在所述当前态稳定时，比较所述预测的进位信号与所述当前态以确定预测是否准确，如果是，则不启用延时，如果预测不准确，则启用延时，给运算操作分配额外的时钟以重新进行运算。

根据本发明的一个实施例，给运算操作分配额外的时钟包括锁存输入寄存器和输出寄存器额外的时钟。

根据本发明的一个实施例，在步骤S102中，如果所述操作数（对应的第i至第i＋n位全部不同，则会出现进位传播，在此所进行的逻辑运算为：

根据本发明的一个方面，还提供了一种基于预测的可变延时加法器，其包括：

M个加法运算单元，用于接收操作数输入并进行加法运算输出；

寄存器单元，以加法器FA_i-1输出的进位信号为输入以产生所述进位信号的保留态；

比较单元，对加法器FA_i-1输出的进位信号的当前态与所述保留态进行比较以产生转移态；