[发明专利]用于确定网络端口的延时的装置和方法

说明书

技术领域

本发明总体涉及数据通信。

背景技术

诸如例如IEEE-1588标准之类的时间戳协议可以用来将跨数据网络的时钟同步到非常高的精确度。然而同步准确度的限制取决于置于进入和离开网络端口的分组上的时间戳的准确度。

因此，为了生成时间戳，有必要估计收发器内的数据路径中的电路结构的延时。对于高速收发器信道，在诸如IEEE-1588的协议之下对分组加时间戳以足够准确的方式估计延时是有挑战性的任务。

发明内容

一个实施例涉及一种用于确定网络端口的延时的方法。同时对用于FIFO的读取指针和写入指针进行采样。确定在读取指针和写入指针的多个样本之间的平均差值。

另一实施例涉及一种用于在网络端口处向分组提供时间戳的装置。寄存器使用采样时钟来对FIFO的读取指针和写入指针进行采样。逻辑电路装置确定在读取指针与写入指针之间的平均差值，以及加时间戳电路装置接收该平均差值并且向分组中插入时间戳。

另一实施例涉及一种串行接口电路，该串行接口电路包括：发射FIFO缓冲器，用于在第一时钟域中接收并行数据信号并且在第二时钟域中输出并行数据信号；发射变速箱(gearbox)，用于将并行数据信号从第一宽度转换成第二宽度；以及串行化器，用于将具有以位为单位的第二宽度的并行数据信号转换成串行数据信号。该串行接口电路还包括：第一寄存器和第二寄存器，用于使用采样时钟来对用于发射FIFO缓冲器的读取指针和写入指针进行采样；逻辑电路装置，用于确定读取指针与写入指针之间的平均差值；以及加时间戳电路装置，用于接收平均差值并且在第一时钟域中向并行数据信号中插入时间戳。

另一实施例涉及一种串行接口电路，该串行接口电路包括：去串行化器，用于接收串行数据信号并且将串行数据信号转换成并行数据信号；接收器变速箱，用于将并行数据信号从第一宽度转换成第二宽度；以及接收器FIFO缓冲器，用于在第一时钟域中接收并行数据信号并且在第二时钟域中输出并行数据信号。该串行接口电路还包括：第一寄存器和第二寄存器，用于使用采样时钟来对用于接收器FIFO缓冲器的读取指针和写入指针进行采样；逻辑电路装置，用于确定读取指针与写入指针之间的平均差值；以及时间戳电路装置，用于接收平均差值并且在第二时钟域中向并行数据信号中插入时间戳。

还公开了其它实施例和特征。

附图说明

图1描绘可以实施本发明的一个实施例于其内的收发器。

图2A是示出根据本发明的一个实施例的读取时钟与写入时钟之间的第一示例相位关系的时序图。

图2B是示出根据本发明的一个实施例的在读取时钟与写入时钟之间的第二示例相位关系的时序图。

图3是根据本发明的一个实施例的用于确定网络端口的延时的示例装置的电路框图。

图4A是根据本发明的另一实施例的用于确定网络端口的RXFIFO的延时的示例装置的电路框图。

图4B是根据本发明的另一实施例的用于确定网络端口的TXFIFO的延时的示例装置的电路框图。

图5是根据本发明的一个实施例的用于确定具有FIFO的网络端口的延时的示例方法的流程图。

图6是根据本发明的一个实施例的包括收发器电路的现场可编程门阵列(FPGA)的简化部分框图，在这些收发器电路内可以实施这里公开的装置和方法。

图7是根据本发明的一个实施例的示例数字系统的框图，在该数字系统内可以利用这里公开的装置和方法。

具体实施方式

一种用于提供高精确度时间戳的技术涉及到在网络端口的实际串行发射器和接收器附近运行甚高频计数器。然后可以在分组离开或者到达端口时捕获计数器值。

遗憾的是，使用这样的高频计数器在电路资源方面开销大并且需要对于并行数字电路来说在实践中可能难以实现的频率。另外，一些协议(比如对IEEE／1588标准的最近添加)可能要求恰好正在发射的分组内放置有高精确度时间戳。在这一情况下，该时间戳必须在介质访问控制(MAC)电路装置以内以高准确度的方式获取，该MAC电路装置一般在比串行发射电路装置慢得多的频率操作。

另一种用于提供高精确度时间戳的技术可以是在从MAC电路装置到串行引脚的路径中提供恒定延时。然而当在这一路径中存在多个时钟域时，提供恒定延时并不可行。