[发明专利]访问同步动态随机访问存储器的方法、装置及系统

说明书

技术领域

本发明实施例涉及通信技术领域，尤其涉及一种访问同步动态随机访问存储器的方法、装置及系统。

背景技术

第三代双倍数据率（double-data-rate three，简称：DDR3）同步动态随机访问存储器（synchronous dynamic random access memory，简称：DDR3SDRAM）作为目前广泛应用的外部存储器，在成本、带宽、功耗等领域都有巨大优势。DDR3SDRAM存储体通常分为8个相互独立的逻辑存储库（bank），每个bank分为数行（row），每行称之为一页（page），每页又分为数列，数据存储在每一列（column）中。当需要访问DDR3SDRAM中数据时，首先需要根据数据所在的Bank地址和Row地址打开一个Page，例如Page1，然后根据数据所在的列地址读取数据，当需要读取同一Bank中另一Page，例如Page2内的数据时，需要在打开Page1后间隔行循环时间（time of row cycling，简称tRC）后才能打开Page2，然后再读取Page2中数据。DDR3SDRAM的访问命令需要满足各个时序参数，包括tRRD、tRC、tFAW及tRFC等的要求，这些参数都是DDR3SDRAM芯片的固有属性。tRRD指打开不同Bank的两次激活命令（activate，以下简称：ACT）命令之间所需满足的延时；tRC指打开同一Bank的两次ACT命令之间所需等待的时间；tFAW指访问4个Bank的窗口期，比如已经打开过Bank a、b、c、d共4个Bank，不管它们是否关闭，访问另外的Bank e的时间t1，与打开Bank a的时间t0，要满足t1-t0>=tFAW；tRFC指DDR3SDRAM一次刷新所占的时间。

DDR3SDRAM的访问要碰到多种延迟等待，每次访问的有效数据时间除以包括等待开销在内的总时间，就是访问的效率。如果对DDR3SDRAM进行查表操作，单次访问数据短且等待开销大，则效率低，而过低的效率导致带宽不足，极大地限制了DDR3SDRAM的应用。

为了DDR3SDRAM的访问效率，可以采用Bank复制加单突发访问的方式对DDR3SDRAM进行查表操作，首先是将存储于一Bank中的表进行复制并分别存储于其他Bank中，然后在多个存储表的Bank中循环顺序访问。DDR3SDRAM通常采用长度为8bit（必特）的突发式访问，对于宽度为16，频率为800MHz的DDR3SDRAM，一次突发访问的数据传输时间（time of Burst Length8，简称tBL8）为4个时钟周期，即tBL8=4T，T表示一个时钟周期，tFAW占用32个时钟周期，即tFAW=32T，如果采用Bank复制加单突发访问的方式进行随机查表操作，不考虑tRFC的影响，tFAW时间内至多访问4个Bank，则数据访问的效率为四次突发占用的时钟周期（4*tBL8）与tFAW占用的时钟周期的比值，即4*tBL8/tFAW=16T/32T=50%，由此可见，效率仍然较低。

发明内容

本发明实施例提供一种访问同步动态随机访问存储器的方法、装置及系统，以提高兵乓访问系统在随机查表操作时的访问效率。

第一方面，本发明实施例提供一种访问同步动态随机访问存储器SDRAM的方法，用于由第一SDRAM和第二SDRAM组成的乒乓访问系统中，所述第一SDRAM与第二SDRAM共享时钟线、地址线和命令线；所述第一SDRAM独享第一数据线、第一片选线、第一数据选通线和第一数据掩码总线；所述第二SDRAM独享第二数据线、第二片选线、第二数据选通线和第二数据掩码总线；

所述访问方法包括：

将所述第一SDRAM和所述第二SDRAM的一个逻辑存储库中的待访问数据复制到其他多个逻辑存储库中；

其中，所述第一SDRAM和所述第二SDRAM分别包括多个逻辑存储库；

根据所述第一片选线和第二片选线，按照所述命令线输出的命令轮流访问所述第一SDRAM和所述第二SDRAM中存储有所述待访问数据的逻辑存储库；