[发明专利]一种半导体器件的制备方法有效
申请号: | 201310411063.1 | 申请日: | 2013-09-10 |
公开(公告)号: | CN104425231B | 公开(公告)日: | 2017-06-16 |
发明(设计)人: | 刘焕新 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司 |
主分类号: | H01L21/28 | 分类号: | H01L21/28;H01L21/8238 |
代理公司: | 北京市磐华律师事务所11336 | 代理人: | 董巍,高伟 |
地址: | 201203 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 一种 半导体器件 制备 方法 | ||
技术领域
本发明涉及半导体领域,具体地,本发明涉及一种半导体器件的制备方法。
背景技术
在集成电路制造领域,随着MOS晶体管的不断缩小,尤其是纳米级工艺中,各种因为器件的物理极限所带来的负面效应不可避免,器件的特征尺寸按比例缩小变得困难,其中MOS晶体管器件及其电路制造领域容易出现从栅极向衬底的漏电问题。
当前工艺的解决方法是采用高K栅极材料和金属栅的方法,在金属栅极的制备过程中由于器件尺寸的进一步缩小,使得栅极核心氧化物层(core gate oxide)的厚度进一步减小,进而选用化学氧化(chemical oxide)以及高K栅极材料相结合的方法来代替栅氧化物层,以获得更小的漏电电流以及高的漏极电流(Idsat)。
现有技术中制备所述器件的方法如图1a-1c所示,参照图1a,首先在半导体衬底101中形成隔离结构,然后在所述衬底上形成虚拟栅极氧化物层103,在所述衬底上NMOS区域以及PMOS区域上分别形成NMOS虚拟栅极20以及PMOS虚拟栅极10,然后沉积层间介电层102;参照图1b,蚀刻去除所述NMOS虚拟栅极20以及PMOS虚拟栅极10,至所述虚拟栅极氧化物层103,以形成沟槽20ˊ和沟槽10ˊ;参照图1c,去除所述沟槽20ˊ和沟槽10ˊ中位于核心区的虚拟栅极氧化物层103,露出所述半导体衬底101,参照图1d,在所述沟槽20ˊ和沟槽10ˊ中形成化学氧化物层(chemical oxide),例如通过DIO3、SPM或SC1等方法形成。
虽然通过上述方法形成的化学氧化物层具有很薄的厚度,能够达到器件的尺寸要求,但是所述方法形成的化学氧化物层的稳定性以及可靠性均低于现有技术中通过热氧化得到的氧化层,导致器件性能降低。
因此,随着半导体器件尺寸的不断缩小,需要对现有技术做进一步的改进,以便在保证栅氧化物层的厚度满足尺寸需要的同时能够具有良好的稳定性,以提高器件的性能和良率。
发明内容
在发明内容部分中引入了一系列简化形式的概念,这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征,更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决上述问题,本发明提供了一种半导体器件的制备方法,包括:
提供半导体衬底,所述半导体衬底上形成有虚拟栅极介电层;
去除所述虚拟栅极介电层,以露出所述半导体衬底;
在露出的所述半导体衬底上形成化学氧化物层;
执行热处理步骤,以在所述化学氧化物层表面形成热氧化物层;
对所述热氧化物层进行湿法清洗,以降低所述化学氧化物层和所述热氧化物层的总厚度。
作为优选,选用氨水和双氧水的混合溶液对所述热氧化物层进行湿法清洗。
作为优选,所述半导体衬底上还形成有虚拟栅极,所述虚拟栅极位于所述虚拟栅极介电层上方。
作为优选,在去除所述虚拟栅极介电层之前还包括去除所述虚拟栅极的步骤。
作为优选,选用湿法蚀刻去除所述虚拟栅极,或者先干法蚀刻再湿法蚀刻去除所述虚拟栅极。
作为优选,所述湿法蚀刻中选用TMAH。
作为优选,选用稀释的氢氟酸去除所述虚拟栅极介电层。
作为优选,形成所述化学氧化物层的方法为:
选用浓度为10-80PPM的臭氧水作为反应液,喷至露出的所述半导体衬底上,在室温下反应1-5min,以形成所述化学氧化物层。
作为优选,形成所述化学氧化物层的方法为:
选用体积比为H2SO4:H2O2=1-5:1H2SO4和H2O2的反应液进行反应,控制反应温度为120-180℃,反应时间为1-5min,以形成所述化学氧化物层。
作为优选,形成所述化学氧化物层的方法为:
选用体积比为NH4OH:H2O2:H2O=1:1-4:50-200的反应液进行反应,控制反应温度为25-40℃,反应时间为1-5min,以形成所述化学氧化物层。
作为优选,选用氨水和双氧水混合液进行湿法清洗的步骤为:
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