[发明专利]绝缘体上鳍片的制造方法

说明书

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种在绝缘体上半导体中制造FinFET器件鳍片的方法。

背景技术

随着器件尺寸等比例缩减至22nm技术以及以下，诸如鳍片场效应晶体管（FinFET）和三栅（tri-gate）器件的三维多栅器件成为最有前途的新器件技术之一，这些结构增强了栅极控制能力、抑制了漏电与短沟道效应。

对于传统工艺而言，通过如下的步骤来对包括FinFET、tri-gate器件的CMOS器件进行栅极图形化以及形成接触，以便实现隔离的功能器件：

1、采用布线-切割（line-and-cut）双光刻图形化技术以及随后刻蚀栅极堆叠来对栅极图形化；

2、采用统一特征尺寸和节距来沿一个方向印刷用于栅极图形化的平行线条；

3、仅在预定的网格节点处布置栅极线端（尖端）；

4、通过在形成器件间绝缘垫层之后光刻以及刻蚀来形成用于器件栅极电极和源/漏极的导电接触孔。

上述方法具有一些优点：

1、简化了适用于特殊照明模式的光刻；

2、消除了使得光刻、刻蚀和OPC复杂化的许多邻近效应。

FinFET和三栅器件与平面CMOS器件不同，是三维器件。通常，通过选择性干法或者湿法刻蚀在体衬底或者SOI衬底上形成半导体鳍片，然后横跨鳍片而形成栅极堆叠。三维三栅晶体管在垂直鳍片结构的三个侧边上均形成了导电沟道，由此提供了“全耗尽”运行模式。三栅晶体管也可以具有连接起来的多个鳍片以增大用于更高性能的总驱动能力。

然而，随着FinFET器件进入22nm技术节点并且进一步缩减，鳍片的尺寸变得越来越小，例如仅约10～30nm。此时即便采用均匀性良好的外延生长，用于器件源/漏区的鳍片尺寸仍旧非常小，这使得难以在这些区域上形成有效的接触。另一方面，这些非常小尺寸的鳍片也是脆弱的，非常容易破裂，特别是对于形成在SOI晶片上的鳍片而言。因此，非常难以控制鳍片高度以及在体硅晶片上形成FinFET所用的浅沟槽隔离（STI）。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提高鳍片的参数控制精细度，以及提高鳍片间绝缘隔离效果。

为此，本发明提供了一种采用体衬底材料形成绝缘体上鳍片的制造方法，包括：在衬底上形成鳍片；在鳍片侧壁上形成侧墙；各向异性刻蚀衬底，在鳍片下方留下底部结构；各向同性刻蚀衬底，减小底部结构宽度；对底部结构执行氧化或氮化工艺，使其转变为绝缘体。

其中，衬底材质选自Si、Ge、SOI、GeOI、应变硅、SiGe、GaN、GaAs、InP、InSb、石墨烯、SiC、碳纳管的任一及其组合。

其中，形成侧墙的步骤进一步包括：在衬底和鳍片上形成保护层；各向异性刻蚀保护层，去除衬底和鳍片顶部的保护层，仅在鳍片侧壁上留下侧墙。

其中，侧墙材质选自氧化硅、氮化硅、氮氧化硅、类金刚石无定形碳的任一及其组合。

其中，各向同性刻蚀之后，底部结构宽度为鳍片宽度的2/3～1/2。

其中，氧化工艺包括热氧化、化学氧化或氮化、等离子氧化或氮化、气相氧化或氮化，或者倾斜注入氧或氮之后退火使其氧化或氮化。

其中，控制氧化或氮化工艺参数，使得底部结构完全氧化而转变为绝缘体。

其中，增加氧化或氮化工艺时间，使得衬底顶部被局部氧化或氮化以与绝缘体相接。

其中，各向同性和/或各向异性刻蚀工艺为等离子体干法刻蚀或者RIE。

其中，刻蚀气体选自NF₃、SF₆、CF₄、CH₂F₂、CH₃F、CHF₃、Cl₂的任一及其组合。

依照本发明的绝缘体上鳍片的制造方法，通过特殊的分步刻蚀工艺形成了精细化的鳍片线条，通过氧化鳍片下部来形成与衬底的良好绝缘隔离，由此提高了器件性能和可靠性。

附图说明

以下参照附图来详细说明本发明的技术方案，其中：

图1为三维栅器件的顶视图；

图2至图6为依照本发明的绝缘体上鳍片的制造方法各步骤的剖面示意图；以及

图7为依照本发明的绝缘体上鳍片的制造方法的示意性流程图。

具体实施方式