[发明专利]正弦脉宽调制归一化地址发生器

权利要求书

1.一种正弦脉宽调制归一化地址发生器，包括输入输出I/O端口（1）、分频地址计数器模块Carrier_N（2）、正弦调制波与三角载波数据存储单元（3）、调制比移位加法器模块Modulation_M（4）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5），其特征在于：所述各模块通过局部总线相互连接。

2.根据权利要求1所述正弦脉宽调制归一化地址发生器，其特征在于：所述输入输出I/O端口（1）包括系统时钟信号端Clk、复位信号端Rst、载波比信号输入端Carrier_N[4:0]、调制比信号输入端Modulation_M[2:0]、正弦调制波与三角载波归一化地址输出信号端Nor_add[12:0]、正弦调制波与三角载波归一化地址输出计数器信号端Nor_counter[5:0]；所述系统时钟信号端Clk和复位信号端Rst与分频地址计数器模块Carrier_N（2）、正弦调制波与三角载波数据存储单元（3）、调制比移位加法器模块Modulation_M（4）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）相互连接，提供时钟和复位信号；所述载波比信号输入端Carrier_N[4:0]与分频地址计数器模块Carrier_N（2）、正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）相连；所述调制比信号输入端Modulation_M[2:0]与调制比移位加法器模块Modulation_M（4）相连；所述正弦调制波与三角载波归一化地址输出信号端Nor_add[12:0]、正弦调制波与三角载波归一化地址输出计数器信号端Nor_counter[5:0]和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）相连。

3.根据权利要求1所述正弦脉宽调制归一化地址发生器，其特征在于：所述分频地址计数器模块Carrier_N（2）包含有第一~第三3个加法器（2.1、2.2、2.3）、第一和第二两个选择器Mux（2.4、2.5）、一个5位寄存器Car_N_counter[4:0]（2.6）、一个13位寄存器sin_add[12:0]（2.7）、一个1位寄存器ENA（2.8）、一个13位寄存器tri_add[12:0]（2.9）、第一和第二两个比较器（2.10、2.11）以及输入信号端CLK、Rst、Carrier_N[4:0]和输出信号Sin_add[12:0]、Tri_add[12:0]、Ena；所述输入信号端CLK和Rst连接到5位寄存器Car_N_counter[4:0]（2.6）、13位寄存器sin_add[12:0]（2.7）、1位寄存器ENA（2.8）、13位寄存器tri_add[12:0]（2.9）的时钟端和复位端；所述第一加法器（2.1）的两个输入端为5’h01和5位寄存器Car_N_counter[4:0]（2.6）的输出信号；所述第一选择器Mux（2.4）的两个输入端为5’h01和第一加法器（2.1）的输出信号，其输出信号连接5位寄存器Car_N_counter[4:0]（2.6）；所述第一比较器（2.10）的两个输入端为Carrier_N[4:0]和5位寄存器Car_N_counter[4:0]（2.6）的输出信号，其输出信号连接两个选择器Mux（2.4、2.5）的控制信号端；所述第二加法器（2.2）的输入信号为13’h0001和13位寄存器sin_add[12:0]（2.7）的输出信号；所述第二选择器Mux（2.5）的输入信号为第二加法器（2.2）的输出信号和13位寄存器sin_add[12:0]（2.7）的输出信号，其输出信号连接13位寄存器sin_add[12:0]（2.7）输入；所述13位寄存器sin_add[12:0]的输出端连接分频地址计数器模块Carrier_N（2）输出端Sin_add[12:0]；所述第二比较器（2.11）的两个输入信号为13’h1FFF和13位寄存器sin_add[12:0]（2.7）的输出，其输出连接5位寄存器Car_N_counter[4:0]（2.6）、13位寄存器sin_add[12:0]（2.7）、1位寄存器ENA（2.8）的使能端；所述1位寄存器ENA（2.8）输入信号连接信号’1’，输出连接13位寄存器tri_add[12:0]（2.9）的使能端和分频地址计数器模块Carrier_N（2）输出端Ena；所述第三加法器（2.3）的输入信号连接13’h0001和13位寄存器tri_add[12:0]（2.9）的输出信号；所述13位寄存器tri_add[12:0]（2.9）输入信号连接第三加法器（2.3）的输入，输出信号连接第三加法器（2.3）的输入和分频地址计数器模块Carrier_N（2）输出端Tri_add[12:0]；所述输入信号CLK、Rst和Carrier_N[4:0]与输入输出I/O端口（1）连接、输出信号Tri_add[12:0]与正弦调制波与三角载波数据存储单元（3）连接、输出信号Sin_add[12:0]与正弦调制波与三角载波数据存储单元（3）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）连接、输出信号Ena与调制比移位加法器模块Modulation_M（4）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）连接；所述分频地址计数器模块Carrier_N（2）的输入端CLK和Rst提供时钟和复位信号；加法计数器Car_N_counter[4:0]用于与输入端Carrier_N[4:0]进行比较，其比较输出信号连接到地址计数器sin_add[12:0]和tri_add[12:0]的使能端，实现其地址计数器分频计数，sin_add[12:0]和tri_add[12:0]的输出连接信号端Sin_add[12:0]和Tri_add[12:0]作为输出；地址计数器sin_add[12:0]输出信号与13’h1FFFF比较，其结果作为输出信号连接Ena输出；所述分频地址计数器模块Carrier_N（2）用于实现把所输入载波比Carrier_N[4:0]进行指令分析，产生分别用于正弦调制波与三角载波数据存储单元（3）中所需地址信号，并为调制比移位加法器模块Modulation_M（4）和正弦调制波与三角载波归一化地址输出器模块Normalization_add（5）提供局部控制信号。