[发明专利]归一化脉宽调制波形发生器

权利要求书

1.一种归一化脉宽调制波形发生器，包括输入输出I/O（1）、归一化地址选择加法器模块Normalization_Mux_add（2）和归一化脉宽调制波形输出缓存器Normalization _buffer_shift_out（3），其特征在于：所述各模块通过局部总线相互连接。

2.根据权利要求1所述归一化脉宽调制波形发生器，其特征在于：所述输入输出I/O（1）包括系统时钟信号Clk、复位信号Rst、使能信号Ena、归一化地址Normalization_add[12:0]、归一化地址计数器Nor_counter[5:0]、调制波周期脉冲值PWM_pulse[15:0]和PWM调制输出端口PWM_out[1:0]；所述系统时钟信号Clk、复位信号Rst和使能信号Ena与归一化地址选择加法器模块Normalization_Mux_add（2）和归一化脉宽调制波形输出缓存器Normalization_buffer_shift_out（3）相互连接，提供时钟、复位信号和使能信号；所述归一化地址Normalization_add[12:0]与归一化地址选择加法器模块Normalization_Mux_add（2）相连；所述调制波周期脉冲值PWM_pulse[15:0]与归一化地址选择加法器模块Normalization_Mux_add（2）和归一化脉宽调制波形输出缓存器Normalization _buffer_shift_out（3）相连；所述归一化地址计数器Nor_counter[5:0]与归一化脉宽调制波形输出缓存器Normalization_buffer_shift_out（3）相连；所述PWM调制输出端口PWM_out[1:0]与归一化脉宽调制波形输出缓存器Normalization_buffer_shift_out（3）相互连接。

3.根据权利要求1所述归一化脉宽调制波形发生器，其特征在于：所述归一化地址选择加法器模块Normalization_Mux_add（2）包含十三个选择器Mux（2.1、2.2、2.3、2.4、2.5、2.6、2.7、2.8、2.9、2.10、2.11、2.12、2.13）、十二个加法器（2.14、2.15、2.16、2.17、2.18、2.19、2.20、2.21、2.22、2.23、2.24、2.25）、一个16位寄存器pwm_pulse_MN[15:0]（2.26）以及输入信号端CLK、Rst、Ena、Normalization_add[12:0]、PWM_pulse[15:0]和输出信号端PWM_pulse_MN[15:0]；所述输入信号端CLK、Rst和Ena分别连接到16位寄存器pwm_pulse_MN[15:0]（2.26）的时钟、复位和使能端；所述十三个选择器Mux（2.1、2.2、2.3、2.4、2.5、2.6、2.7、2.8、2.9、2.10、2.11、2.12、2.13）各自的一个输入端信号为16’h0000，另一个输入端分别接归一化地址选择加法器模块Normalization_Mux_add（2）输入信号PWM_pulse[15:0]的高位，其控制信号分别连接归一化地址选择加法器模块Normalization_Mux_add（2）输入信号Normalization_add[12:0]；所述十二个加法器（2.14、2.15、2.16、2.17、2.18、2.19、2.20、2.21、2.22、2.23、2.24、2.25）中前一个加法器的输出连接到后一个加法器的输入；所述十二个加法器（2.14、2.15、2.16、2.17、2.18、2.19、2.20、2.21、2.22、2.23、2.24、2.25）中每个加法器的一个输入信号分别连接第一个至第十二个选择器Mux（2.1、2.2、2.3、2.4、2.5、2.6、2.7、2.8、2.9、2.10、2.11、2.12）的输出信号，其中第一个加法器（2.14）的另一个输入连接第十三个选择器Mux（2.13）的输出，此加法器（2.14）输出信号连接到第二个加法器（2.15）的输入；所述16位寄存器pwm_pulse_MN[15:0]（2.26）的输入信号连接第十二个加法器（2.25）的输出，其输出信号连接到归一化地址选择加法器模块Normalization_Mux_add（2）的输出信号端PWM_pulse_MN[15:0]；所述输入信号CLK、Rst、Ena、Normalization_add[12:0]和PWM_pulse[15:0]与输入输出I/O（1）相连，输出信号PWM_pulse_MN[15:0]与归一化脉宽调制波形输出缓存器Normalization_buffer_shift_out（3）连接；所述归一化地址选择加法器模块Normalization_Mux_add（2）的输入信号CLK、Rst、Ena提供系统时钟、复位和使能信号；输入信号Normalization_add[12:0]的13个bit分别连接到13个选择器Mux的控制端，Mux的一个输入端信号为16’h0000，另一个输入信号端的低位分别连接输入信号PWM_pulse[15:0]的高位，此输入端余下的高位端补零；Mux的输出信号分别连接加法器的输入端，实现累加器的功能，所有累加结果输入到寄存器pwm_pulse_MN[15:0]，pwm_pulse_MN[15:0]结果作为输出连接PWM_pulse_MN[15:0]输出；所述归一化地址选择加法器模块Normalization_Mux_add（2）用于实现把所输入的归一化地址Normalization_add[12:0]进行解析，产生内部所需选择输出的控制信号实现把所输入的调制波周期脉冲值PWM_pulse[15:0]转换为具体的归一化脉冲数值，以存储到归一化脉宽调制波形输出缓存器Normalization_buffer_shift_out（3）中。

4.根据权利要求1所述归一化脉宽调制波形发生器，其特征在于；所述归一化脉宽调制波形输出缓存器Normalization_buffer_shift_out（3）包含一个归一化移位缓存器PWM_buffer62x16bit（3.1）、第一和第二两个加法器（3.2、3.7）、第一和第二两个选择器Mux（3.3、3.8）、一个16位寄存器sh_flag_c[15:0]（3.4）、第一至第三3个比较器（3.5、3.10、3.11）、一个减法器（3.6）、一个16位寄存器pulse_c[15:0]（3.9）、一个1位寄存器pwm_out[0]（3.12）、一个1位寄存器pwm_out[1]（3.13）以及输入信号端CLK、Rst、Ena、PWM_pulse[15:0]、PWM_pulse_MN[15:0]、Nor_counter[5:0]和输出信号端PWM_out[0]、PWM_out[1]；所述输入信号CLK连接到归一化移位缓存器PWM_buffer62x16bit（3.1）、16位寄存器sh_flag_c[15:0]（3.4）、16位寄存器pulse_c[15:0]（3.9）的时钟信号端；所述输入信号Rst连接到归一化移位缓存器PWM_buffer62x16bit（3.1）、16位寄存器sh_flag_c[15:0]（3.4）、16位寄存器pulse_c[15:0]（3.9）、1位寄存器pwm_out[0]（3.12）、1位寄存器pwm_out[1]（3.13）的复位端；所述输入信号Ena连接到归一化移位缓存器PWM_buffer62x16bit（3.1）、16位寄存器sh_flag_c[15:0]（3.4）的使能端；所述归一化移位缓存器PWM_buffer62x16bit（3.1）的D[15:0]和A[5:0]分别连接到归一化脉宽调制波形输出缓存器Normalization_buffer_shift_out（3）输入信号PWM_pulse_MN[15:0]、Nor_counter[5:0]，其Sh_EN连接到第一比较器（3.5）的输出端；所述第一加法器（3.2）的输入信号为6’h01和16位寄存器sh_flag_c[15:0]（3.4）的输出信号；所述第一选择器Mux（3.3）的输入信号为第一加法器（3.2）的输出信号和第一比较器（3.5）的输出信号，其输出信号连接16位寄存器sh_flag_c[15:0]（3.4）的输入；所述第一比较器（3.5）的输入为16位寄存器sh_flag_c[15:0]（3.4）的输出和减法器（3.6）的输出，其输出连接到第一选择器Mux（3.3）的控制端、归一化移位缓存器PWM_buffer62x16bit（3.1）的Sh_EN端、16位寄存器pulse_c[15:0]（3.9）和1位寄存器pwm_out[0]（3.12）以及1位寄存器pwm_out[1]（3.13）的使能端；所述减法器（3.6）的正负输入端为6’h3E和归一化脉宽调制波形输出缓存器Normalization_buffer_shift_out（3）输入信号Nor_counter[5:0]；所述第二加法器（3.7）的输入信号为16’h0001和16位寄存器pulse_c[15:0]（3.9）的输出；所述第二选择器Mux（3.8）的输入为16’h0000和第二加法器（3.7）的输出，其输出连接到16位寄存器pulse_c[15:0]（3.9）的输入；所述16位寄存器pulse_c[15:0]（3.9）的输入连接到第二选择器Mux（3.8）的输出，其输出连接到第二加法器（3.7）的输入、第二比较器（3.10）、第三比较器（3.11）的输入；所述第二比较器（3.10）的两个输入为归一化脉宽调制波形输出缓存器Normalization_buffer_shift_out（3）的输出和16位寄存器pulse_c[15:0]（3.9）的输出，其输出连接到1位寄存器pwm_out[0]（3.12）和1位寄存器pwm_out[1]（3.13）的时钟端；所述第三比较器（3.11）的输入为16位寄存器pulse_c[15:0]（3.9）和归一化脉宽调制波形输出缓存器Normalization_buffer_shift_out（3）输入信号PWM_pulse[15:0]，其输出信号连接到第二选择器Mux（3.8）的控制端；所述1位寄存器pwm_out[0]（3.12）的输入和其自身的反相输出端连接并和归一化脉宽调制波形输出缓存器Normalization_buffer_shift_out（3）输出信号PWM_out[0]连接；所述1位寄存器pwm_out[1]（3.13）的输入和其自身的反相输出端连接，其正向输出端和归一化脉宽调制波形输出缓存器Normalization_buffer_shift_out（3）输出信号PWM_out[1]连接。所述归一化脉宽调制波形输出缓存器Normalization_buffer_shift_out（3）输入信号CLK、Rst、Ena、Nor_counter[5:0]和PWM_pulse[15:0]与输入输出I/O（1）相连，输入信号PWM_pulse_MN[15:0]与归一化地址选择加法器模块Normalization_Mux_add（2）相连，输出信号PWM_out[1:0]与输入输出I/O（1）相连；所述归一化脉宽调制波形输出缓存器Normalization_buffer_shift_out（3）的输入信号CLK、Rst、Ena提供系统时钟、复位和使能信号；输入信号PWM_pulse_MN[15:0]、Nor_couter[5:0]分别连接归一化移位缓存器PWM_buffer62x16bit的数据端[15:0]和地址端[5:0]；计数器sh_flag_c[15:0]根据输入信号Ena和Nor_counter[5:0]与6’h3E的比较结果实现对归一化移位缓存器PWM_buffer62x16bit信号端SH_EN以及对脉冲计数器pulse_c[15:0]的控制；pulse_c[15:0]输出结果与归一化移位缓存器PWM_buffer62x16bit的各存储值进行比较用于驱动PWM输出缓存器PWM_out[1:0]，同时pulse_c[15:0]输出结果与输入信号PWM_puls[15:0]进行比较实现计数器重新清零操作；PWM_out[1:0]作为输出信号连接PWM_out[0]、PWM_out[1]输出。所述归一化脉宽调制波形输出缓存器Normalization_buffer_shift_out（3）用于实现把归一化地址选择加法器模块Normalization_Mux_add（2）输出的各归一化具体脉冲数值PWM_pulse_MN[15:0]根据归一化地址计数器Nor_counter[5:0]和使能信号Ena输入使能信号进行移位排序并且实现PWM调制技术的波形输出；通过脉冲计数器pulse_c[15:0]与归一化移位缓存器PWM_buffer62x16bit中存储的调制波周期脉冲值PWM_pulse[15:0]所对应的各高低脉冲点所对应的脉冲值进行比较，便可实现该调制波周期下的PWM调制脉冲序列的输出。