[发明专利]一种线性相位比较器数字锁相环电路

说明书

技术领域

    本发明涉及一种锁相环电路，尤其涉及一种线性相位比较器数字锁相环电路。

背景技术

锁相环为频率较为稳定的一种方法，主要有VCO（压控振荡器）和PLL IC ,压控振荡器给出一个信号，一部分作为输出，另一部分通过分频与PLL IC所产生的本振信号作相位比较；为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则PLL IC的电压输出端的电压发生变化，去控制VCO,直到相位差恢复，达到锁频的目的。该锁相环能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路，可广泛运用在射频前端，高速串行数字通信等领域。

传统环路依赖模拟设计，其中的鉴相器和环路滤波器等均是模拟电路。模拟电路受工艺、温度和电压影响，性能受到一定的限制。同时，比较占面积，如果是比较普通的运用，可占整个锁相环面积的2/3，如果是需要带宽比较低，噪声性能比较好或者需要一些参数如时钟抖动传递函数的峰值比较小等，则需要nF级别的电容，因此往往无法做到芯片内。

发明内容

本发明所要解决的技术问题是，提供一种不受电压和温度影响，且无需面积很大的电容来做环路滤波器的线性相位比较器数字锁相环电路。

为了解决上述技术问题，本发明是通过以下技术方案实现的：一种线性相位比较器数字锁相环电路，包括输入端连接参考时钟的线性相位比较器，所述线性相位比较器的输出端串联有模数转换模块，模数转换模块的输出端并联有积分项模块和比例项模块，所述积分项模块的输出端上串联有积分器，积分器的输出端连接Σ-Δ调制器，该Σ-Δ调制器通过数模转换模块连接压控振荡器，所述压控振荡器的输出端上串联有整数除法器，所述整数除法器的输出端连接线性相位比较器的输入端。

优选的，所述比例项模块的输出端连接Σ-Δ调制器。

优选的，所述比例项模块通过第二数模转换模块与压控振荡器连接。

与现有技术相比，本发明的有益之处是：这种线性相位比较器数字锁相环电路基本不受电压温度影响，比较适合迁移到下一代工艺，不需要面积很大的电容来做环路滤波器等，并且还有助于减小输出时钟抖动。

附图说明：

下面结合附图对本发明进一步说明。

图1是本线性相位比较器数字锁相环电路实施例一结构示意图；

图2是本线性相位比较器数字锁相环电路实施例二结构示意图。

图中：1、线性相位比较器；2、模数转换模块；3、小数分频模块；4、积分项模块；5、比例项模块；6、积分器；7、Σ-Δ调制器；8、数模转换模块； 9、压控振荡器；10、整数除法器；11、第一数模转换模块。

具体实施方式：

下面结合附图及具体实施方式对本发明进行详细描述：

实施例一：

图1所示一种线性相位比较器数字锁相环电路，包括输入端连接参考时钟的线性相位比较器1，所述线性相位比较器1的输出端串联有模数转换模块2，模数转换模块2的输出端并联有积分项模块4和比例项模块5，所述积分项模块4的输出端上串联有积分器6，比例项模块5和积分器6的输出端均连接Σ-Δ调制器7，该Σ-Δ调制器7通过数模转换模块8连接压控振荡器9，所述压控振荡器9的输出端上串联有整数除法器10，所述整数除法器10的输出端连接线性相位比较器1的输入端。

实施例二：

图2所示一种线性相位比较器数字锁相环电路，包括输入端连接参考时钟的线性相位比较器1，所述线性相位比较器1的输出端串联有模数转换模块2，模数转换模块2的输出端并联有积分项模块4和比例项模块5，所述积分项模块4的输出端上串联有积分器6，积分器6的输出端连接Σ-Δ调制器7，该Σ-Δ调制器7通过数模转换模块8连接压控振荡器9，所述比例项模块5通过第二数模转换模块11与压控振荡器9连接，所述压控振荡器9的输出端上串联有整数除法器10，所述整数除法器10的输出端连接线性相位比较器1的输入端。

由于线性相位比较器1不但比较反馈时钟和参考时钟的相对位置，如反馈时钟在前，参考时钟在后，而且可以判断具体相位差了多少，因此反馈时钟上不需要一定的时钟抖动。小数分频模块3可以加在线性相位比较器1的后面。

这种线性相位比较器数字锁相环电路基本不受电压温度影响，比较适合迁移到下一代工艺，不需要面积很大的电容来做环路滤波器等，并且还有助于减小输出时钟抖动。

需要强调的是：以上仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。