[发明专利]多芯核三维芯片的拓扑系统和数据包路由方法

说明书

技术领域

本发明涉及一种多芯核三维芯片的拓扑系统和数据包路由方法，特别是一种基于片上网络互连的三维拓扑系统和数据包路由方法。

背景技术

随着集成电路工艺向纳米级纵深发展，系统芯片（SoC，System on Chip）的规模越来越大，复杂度越来越高，芯片内互连已由基于总线的互连进化到基于网络的互连。这种基于网络的互连称之为片上网络（NoC，Network on Chip），是指在多芯核芯片上通过添加路由器和路由通路将芯核互连，从而实现核与核之间的数据通信。相对于传统基于总线的互连方式，NoC系统中芯核之间采用分组路由的方式进行片内通信，克服了总线互连带来的各种瓶颈问题。基于分组路由方式进行片上通信的NoC在片上通信方式、功耗、基于重用的设计方法学、解决单一时钟全局同步等方面都具有优越性。

随着工艺水平的继续发展和设计需求的不断提升，三维芯片的设计技术和制造工艺成为研究热点。三维芯片可以将多层不同的器件堆叠在同一个芯片上，与传统的二维芯片相比，三维芯片克服了平面布局的限制，增加了垂直方向的扩展，在真正意义上缩短了物理连线的长度，有效地提高了通信带宽，大大提升了系统性能。

对于三维芯片设计来说，构建片上网络的拓扑结构是设计的第一步，因为路由算法和机制的设计是依赖于片上拓扑结构的。三维拓扑结构和平面拓扑结构不同之处是需要将资源尽最大可能堆叠在有限的空间内，这种拓扑方式将对NoC的实时性、吞吐率、功耗、应用层的任务映射、路由以及芯片的面积影响很大。目前国际上对三维芯片片上网络的研究仍处于起步阶段，现有的几种基于网格的拓扑结构有：（1）、三维网格结构，将二维网格结构直接扩展到三维空间。该拓扑结构简单，容易实现，但网络直径和平均延时比较大；（2）、迭层网格结构，将多个二维网格在垂直方向上堆栈起来，各层芯片通过垂直方向上的总线连接。这种结构垂直方向上联机短，数据传输快，但垂直方向上采用的总线方式具有缺点。（3）、纤毛网格结构，将多个二维网格在垂直方向上堆栈起来，但路由节点被限制在少数几层芯片上，每个路由器单元与分布在各层芯片上的多个芯核相连。这种结构的网络利用率高，延时小，但由于每个路由器单元有多个与芯核相连的数据端口，因此路由器单元的通信负载较重，容易产生拥塞。

本发明在现有研究基础上提出一种多芯核三维芯片的片上网络拓扑系统和数据包路由方法，它包括芯核层和路由器层交错层叠排布的拓扑结构和基于此结构实现的两种数据包路由方法。采用本发明，可使系统的数据吞吐量增大，网络拥阻减小，数据传输更高效。

发明内容

本发明的目的在于针对已有技术存在的缺陷，提供多芯核三维芯片的拓扑系统和数据包路由方法。其系统结构简单，路由方法高效，适用于多芯核芯片的拓扑设计和数据路由。

为达上述目的，本发明采用下述技术方案：

一种多芯核芯片的三维拓扑系统，由芯核层（1.1、1.2、1.3、…、1.i、…、1.m）、路由器层（2.1、2.2、2.3、…、2.j、…、2.n）和连接芯核层与路由器层的层间互连（3.1a、3.1b、3.2a、3.2b、3.3a、3.3b、…、3.ja、3.jb、…、3.na和3.nb）组成，其特征在于：构成三维拓扑系统的所述芯核层（1.1、1.2、1.3、…、1.i、…、1.m）和所述路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的排布方式为交错层叠排布，按照从顶层到底层的排列顺序为：最顶层（1.1）和最底层（1.m）为芯核层，中间为路由器层（2.1、2.2、2.3、…、2.j、…、2.n）和芯核层（1.2、1.3、…、1.j、…、1.n）的交叉排列。

上述的芯核层（1.1、1.2、1.3、…、1.i、…、1.m）的层数为m，根据三维拓扑系统的规模，m的大小可变化。

上述的路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的层数为n，根据三维拓扑系统的规模，n的大小可变化。

上述的芯核层（1.1、1.2、1.3、…、1.i、…、1.m）的层数m和路由器层（2.1、2.2、2.3、…、2.j、…、2.n）的层数n保持一种确定的数学关系，即n+1=m。