[发明专利]降低浮空埋层半导体器件漏电流的方法有效
| 申请号： | 201310370379.0 | 申请日： | 2013-08-22 |
| 公开（公告）号： | CN103413822A | 公开（公告）日： | 2013-11-27 |
| 发明（设计）人： | 谭开洲;唐昭焕;刘嵘侃;刘勇 | 申请（专利权）人： | 中国电子科技集团公司第二十四研究所 |
| 主分类号： | H01L29/06 | 分类号： | H01L29/06;H01L29/861;H01L21/329 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 400060 重庆*** | 国省代码： | 重庆;85 |
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| 摘要： | |||
| 搜索关键词： | 降低 浮空埋层 半导体器件 漏电 方法 | ||
1.一种降低浮空埋层半导体器件漏电流的方法，包括：半导体材料（1），第一外延层（2），分裂浮空埋层（3），第二外延层（4），侧壁掺杂深槽（5），被保护器件（6），表面结终端（7），划片道（8）。
2.如权利要求1的一种降低浮空埋层半导体器件漏电流的方法，其特征在于：半导体材料（1）、第一外延层（2）、第二外延层（4）都是相同导电杂质类型，分裂浮空埋层（3）、侧壁掺杂深槽（5）与半导体材料（1）是相反导电杂质类型。
3.如权利要求1的一种降低浮空埋层半导体器件漏电流的方法，其特征在于：被保护器件（6）和表面结终端（7）都处于第二外延层（4）中，分裂浮空埋层（3）位于第二外延层（4）和第一外延层（2）之间，侧壁掺杂深槽（5）穿透第二外延层（4）与分裂浮空埋层（3）相连接。
4.如权利要求1的一种降低浮空埋层半导体器件漏电流的方法，其特征在于：分裂浮空埋层（3）自身间距不大于所设计电压在理想平行平面突变结情况下最大耗尽层厚度的8%，侧壁掺杂深槽（5）与表面结终端（7）间距不小于所设计电压在理想平行平面突变结情况下最大耗尽层厚度的25%，分裂浮空埋层（3）到侧壁掺杂深槽（5）左侧距离不小于所设计电压在理想平行平面突变结情况下最大耗尽层厚度的25%，分裂浮空埋层（3）到侧壁掺杂深槽（5）右侧距离不小于所设计电压在理想平行平面突变结情况下最大耗尽层厚度的30%。
5.如权利要求1的一种降低浮空埋层半导体器件漏电流的方法，其特征在于：分裂浮空埋层（3）到划片道（8）距离不小于所设计电压在理想平行平面突变结情况下最大耗尽层厚度的20%。
6.如权利要求1的一种降低浮空埋层半导体器件漏电流的方法，其特征在于：第一外延层（2）和第二外延层（4）杂质浓度相等，第一外延层（2）和第二外延层（4）杂质浓度为所设计电压在理想平行平面突变结低掺杂区杂质浓度的1.7倍到2.2倍之间。
7.如权利要求1的一种降低浮空埋层半导体器件漏电流的方法，其特征在于：第一外延层（2）厚度为所设计电压在理想平行平面突变结情况下最大耗尽层厚度的35%～50%，第二外延层（4）厚度为所设计电压在理想平行平面突变结情况下最大耗尽层厚度的45%～55%。
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