[发明专利]一种红外焦平面阵列及其读出电路的使能控制电路有效
申请号: | 201310360563.7 | 申请日: | 2013-08-19 |
公开(公告)号: | CN103411680A | 公开(公告)日: | 2013-11-27 |
发明(设计)人: | 吕坚;阙隆成;吴张玉;陈长龙;周云 | 申请(专利权)人: | 电子科技大学 |
主分类号: | G01J5/00 | 分类号: | G01J5/00;H03K17/08 |
代理公司: | 成都行之专利代理事务所(普通合伙) 51220 | 代理人: | 谭新民 |
地址: | 611731 四川省成*** | 国省代码: | 四川;51 |
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摘要: | |||
搜索关键词: | 一种 红外 平面 阵列 及其 读出 电路 控制电路 | ||
技术领域
本发明涉及红外焦平面阵列技术领域,尤其是涉及一种红外焦平面阵列读出电路的使能控制电路及其红外焦平面阵列。
背景技术
红外焦平面读出电路的功能是提取探测器热敏材料的电阻变化,转换成电信号并进行前置处理(如积分、放大、滤波和采样/保持等)及信号的并/串行转换。随着CMOS工艺的不断成熟、完善和发展,CMOS读出电路因其众多的优点而成为当今读出电路的主要发展方向。
近年来,随着移动设备和供电电池设备的广泛应用,集成电路的功耗也被提到与面积和速度同等重要的位置。如果仍使用传统的技术,就可能负担相当重量的电池,或者电池的使用时间相当短,随着集成电路集成度的提高,在设计时若不考虑功耗问题,可能会使电路某些部分因功耗过大引起温度过高而导致系统工作不稳定或失效;功耗过大也会给封装带来很大困难。
CMOS集成电路的功耗主要受三个因素的影响:电路的静态功耗、电路的动态功耗以及电路的电源电压。对于静态功耗而言,现存的CMOS技术中,其静态功耗主要由漏电流产生,由于CMOS电路结构上的互补对称性,同一时刻只有一个晶体管导通,漏电流很小,不是系统功耗的主要部分。动态功耗来自于电路节点发生0→1或1→0跳变时的短路电流和对负载电容充放电时所引起的功耗。一般认为动态功耗是集成电路功耗的主要部分。
因此,存在对于能够控制电路功耗的控制电路的需求。
发明内容
本发明的目的之一是提供一种能够检测模拟模块是否上电并预防电路功耗过大的红外焦平面阵列读出电路的使能控制电路及其红外焦平面阵列。
本发明公开的技术方案包括:
提供了一种红外焦平面阵列读出电路的使能控制电路,其特征在于,包括:与门,所述与门包括第一输入端、第二输入端、第三输入端和输出端;外部控制电路,所述外部控制电路的输出端连接到所述第一输入端;模拟上电及功耗检测电路,所述模拟上电及功耗检测电路的输出端连接到所述第二输入端;数字上电检测电路,所述数字上电检测电路的输出端连接到所述第三输入端;所述与门的所述输出端输出使能控制信号。
本发明一个实施例中,所述模拟上电及功耗检测电路包括相互串联的相差产生电路、鉴相器、充放电电路和第一延时模块。
本发明一个实施例中,所述相差产生电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一反相器和第一电容,其中:所述第一PMOS管的源极连接到系统电源,栅极连接到第一模拟控制信号,漏极连接到所述第二PMOS管的源极;所述第二PMOS管的栅极连接到所述第一NMOS管的栅极并且连接到时钟信号,所述第二PMOS管的漏极连接到所述第一NMOS管的漏极并且连接到所述第一反相器的输入端;所述第一NMOS管的源极连接到所述第二NMOS管的漏极;所述第二NMOS管的栅极连接到第二模拟控制信号,源极接地;所述第一反相器的输入端通过所述第一电容接地,所述第一反相器的输出端作为所述相差产生电路的输出端连接到所述鉴相器的输入端。
本发明一个实施例中,所述鉴相器包括异或门和第二反相器,其中:所述异或门的第一输入端作为所述鉴相器的输入端连接到所述相差产生电路的输出端,所述异或门的第二输入端连接到系统时钟,所述异或门的输出端连接到所述第二反相器的输入端;所述第二反相器的输出端作为所述鉴相器的输出端连接到所述充放电电路。
本发明一个实施例中,所述充放电电路包括第三PMOS管、第三NMOS管和第二电容,其中:所述第三PMOS管的源极连接到系统电源,栅极作为所述充放电电路的输入端连接到所述鉴相器的输出端,漏极连接到所述第三NMOS管的漏极并且作为所述充放电电路的输出端连接到所述第一延时模块;所述第三NMOS管的源极接地,栅极连接到第二模拟控制信号;所述第二电容一端连接到所述第三PMOS管的漏极,另一端接地。
本发明一个实施例中,所述数字上电检测电路包括:第四PMOS管、第五PMOS管、第四NMOS管、第五NMOS管、第三电容和第二延时模块,其中:所述第四PMOS管的源极连接到系统电源,所述第四PMOS管的栅极连接到所述第五PMOS管的栅极并且连接到所述第四PMOS管的漏极,所述第四PMOS管的漏极连接到所述第四NMOS管的漏极和栅极;所述第四NMOS管的源极连接到所述第五NMOS管的漏极和栅极;所述第五NMOS管的源极接地;所述第五PMOS管的源极连接到系统电源,所述第五PMOS管的漏极连接到所述第二延时模块的输入端,并通过所述第三电容接地。
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