[发明专利]半导体制作工艺

说明书

技术领域

本发明是关于一种半导体制作工艺，且特别是关于一种应用应变硅技术于CMOS晶体管的半导体制作工艺。

背景技术

随着半导体制作工艺进入到深次微米时代，例如65纳米(nm)以下的制作工艺，对于CMOS晶体管元件的驱动电流(drive current)的提升已显得日益重要。为了改善元件的效能，目前业界已发展出所谓的「应变硅(strained-silicon)技术」，其原理主要是使栅极通道部分的硅晶格产生应变，使电荷在通过此应变的栅极通道时的移动力增加，进而达到使CMOS晶体管运作更快的目的。

一般来说，硅晶格的应变可以通过以下两种方式达到：第一种方式是利用形成在晶体管周围的应力薄膜，例如沈积在多晶硅栅极上的应力膜(poly stressor)或者在硅化金属层形成后才沈积的接触洞蚀刻停止层(contact etch stop layer,CESL)，此方式又被称做「制作工艺诱发应变(process-induced strain)」；另一种方式则是直接利用应变硅晶片进行元件的制作。后者的应变硅晶片的作法在晶格常数较硅大或小的半导体基材上成长出应变硅层。

特别是，应变硅技术所需施加于一NMOS晶体管以及一PMOS晶体管所需的应力恰好相反，因而所需的应力材料甚至应力制作工艺亦不相同。因此，如何整合应变硅技术，俾使其应用于同时具有一NMOS晶体管以及一PMOS晶体管的一CMOS晶体管中，亦为一重要议题。

发明内容

本发明的目的在于提出一种半导体制作工艺，其整合多种应变硅技术于CMOS晶体管中。

为达上述目的，本发明提供一种半导体制作工艺，包含有下述步骤。首先，形成一第一栅极以及一第二栅极于一基底上。接着，形成一第一应力层，覆盖第一栅极以及第二栅极。接续，蚀刻覆盖第一栅极的第一应力层以形成一第一间隙壁于第一栅极侧边的基底上，但保留覆盖第二栅极的第一应力层。续之，形成一第一外延层于第一间隙壁侧边的基底中。继之，完全移除第一应力层以及第一间隙壁。然后，形成一第二应力层，覆盖第一栅极以及第二栅极。而后，蚀刻覆盖第二栅极的第二应力层，以形成一第二间隙壁于第二栅极侧边的基底上，但保留覆盖第一栅极的第二应力层。其后，形成一第二外延层于第二间隙壁侧边的基底中。之后，完全移除第二应力层以及第二间隙壁。

基于上述，本发明提供一种半导体制作工艺，其通过形成第一应力层，俾以第一应力层形成第一间隙壁，用以形成第一外延层的间隙壁，而形成第一外延层；然后，再形成第二应力层，俾以第二应力层形成第二间隙壁，用以形成第二外延层的间隙壁，而形成第二外延层。如此一来，即可同时整合多种应变硅技术于半导体结构中并简化制作工艺。再者，可通过选用第一应力层、第一外延层、第二应力层与第二外延层的材质，而使第一应力层与第一外延层施加压缩应力于欲形成PMOS晶体管的栅极通道中，以及使第二应力层与第二外延层施加拉伸应力于欲形成NMOS晶体管的栅极通道中，如此可将多种应变硅技术整合于CMOS晶体管中。

附图说明

图1-11是本发明一实施例的半导体制作工艺的剖面示意图。

主要元件符号说明

110：基底

112：鳍状结构

122：缓冲层

124：栅极介电层

126：阻障层

128：牺牲电极层

129、160c：盖层

129a、180b：氮化层

129b、180a：氧化层

130：间隙壁

140：轻掺杂源/漏极

150：第一应力层

150a：第一间隙壁

160a：第一外延层

160b：第二外延层

170：第二应力层

170a：第二间隙壁

180：主间隙壁材料

190：主间隙壁

190a：内层间隙壁

190b：外层间隙壁

195：源/漏极

A：第一区

B：第二区

C1、C2：栅极通道

G1：第一栅极

G2：第二栅极

P1、P2：材料

R：凹槽

具体实施方式