[发明专利]具有埋藏鞍形鳍式场效晶体管的SRAM集成电路及其制造方法

说明书

技术领域

本发明大体有关于静态随机存取内存集成电路及其制造方法，且更特别的是，有关于具有埋藏U型鳍式场效晶体管的静态随机存取内存集成电路及制造此种集成电路的方法。

背景技术

晶体管，例如金属氧化物半导体场效晶体管(MOSFET)或仅为场效晶体管(FET)或金属氧化物半导体晶体管，为大多数半导体集成电路(IC)的核心构件块。场效晶体管包含源极与漏极区，在施加至覆于信道上的栅极电极的偏压影响下，源极和漏极区之间的电流可通过信道流动。某些半导体体集成电路，例如高性能微处理器和内存数组可包含数百万的场效晶体管。对于此种集成电路，减少晶体管尺寸并因而增加晶体管密度在半导体制造产业中仍然是高优先级。然而，在晶体管尺寸减小时，晶体管性能必须维持。

静态随机存取内存(SRAM)集成电路(IC)广泛地被使用，不仅作为单机内存而且作为例如微处理器中的嵌入式内存。这样的静态随机存取内存集成电路的尺寸显著地增加，以至于超过一兆位的内存是现在常见的。随着集成电路尺寸的增加，所以有加工复杂性。增加集成电路尺寸须要减少在个别组件的尺寸以及在个别组件内线路和空间的最小特征尺寸、最小宽度。随着特征尺寸的减小使得加工复杂性增加，因为其变得难以精确地定义线以及确保在不同加工阶层的特征之间有足够的间距。

目前已知的静态随机存取内存单元包含六个晶体管，且除了栅极电极阶层之外须要至少三个金属阶层。可靠地加工多个导体阶层以及该些导体层的必要接点是困难的，尤其是当最小特征尺寸缩小到20奈米(nm)或更小的范围时。

也知道的，高性能场效晶体管(FET)可形成在鳍状的半导体结构，通常被称为“鳍式场效晶体管”。集成电路(IC)，包含静态随机存取内存单元，是使用这样的鳍式场效晶体管所制造。不同于传统的平面型场效晶体管，有鳍式场效晶体管的半导体区含有源极-漏极信道，其具有大约垂直于其上形成有装置的基板晶粒或芯片的表面的鳍状外形的直立(standing)。栅极电极可被设置在都暴露的鳍状信道区的侧边以及有时沿着狭窄的顶部边缘，但这样的边缘栅极是不须要的。用语“三栅极(tri-gate)”是用于涉及具有沿着狭窄的顶部边缘也沿着侧边的栅极的鳍型场效晶体管。于此所使用的用语“鳍式场效晶体管”，单数或复数，是意指包含所有这样的变化。

鳍式场效晶体管本身提供减少晶体管尺寸同时维持晶体管性能的双重目标。晶体管性能，通常通过其跨导(transconductance)的量测，是与晶体管信道的宽度成比例的。在鳍式场效晶体管中，晶体管信道是在至少沿着鳍的垂直的侧壁形成，以促进宽信道的形成，并从而增加效能，而无须显著地增加晶体管所须要的基板表面的区域。

然而，即使有鳍式场效晶体管，减少装置尺寸(且从而特征尺寸)引出了制造问题。这样的问题包含在栅极长度缩小时的不利的短信道效应以及来自信道的随机掺杂波动在临界电压(最小栅极电压必要关闭晶体管为“开启”)的伴随变化。临界电压(Vt)的变化或波动随后可导致不匹配和不相配的晶体管。一种解决方案是制造具有未掺杂信道的晶体管，但制造这样的晶体管可能是困难的，特别是在块体半导体晶圆上形成的装置。由于在完全耗尽主体中掺杂物的缺乏，有很少或没有随机掺杂波动驱动的Vt不匹配，且随机电报噪声(random telegraph noise，RTN)对于静态随机存取内存单元成为限制匹配机制。程序优化可改善随机电报噪声；不匹配的Vt由于随机电报噪声也随着区域放大缩小，如此对于未来大的静态随机存取内存数组而言，最大化栅极区域仍然是重要的目标。

对于低的静态随机存取内存单元的漏电，栅极引发的漏极漏电(gate induced drain leakage，Gidl)是另一个限制因素。在栅极直接地增加掺杂浓度是须要的，以便得到静态随机存取内存装置的驱动电流。此有助于增加栅极引发的漏极漏电。

因此，期望提供一种具有埋藏鞍型鳍式场效晶体管的静态随机存取内存集成电路。另外，期望提供用于制造具有埋藏鞍型鳍式场效晶体管的静态随机存取内存集成电路以减少复杂性及增加可靠性的方法。此外，从随后详细描述及所附的权利要求书，配合所附图式和前述技术领域与背景技术，可清楚明白本发明的其它期望特征和特性。

发明内容