[发明专利]EEPROM存储器阵列在审
| 申请号： | 201310320963.5 | 申请日： | 2013-07-26 |
| 公开（公告）号： | CN103366810A | 公开（公告）日： | 2013-10-23 |
| 发明（设计）人： | 顾靖 | 申请（专利权）人： | 上海宏力半导体制造有限公司 |
| 主分类号： | G11C16/06 | 分类号： | G11C16/06 |
| 代理公司： | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人： | 郑玮 |
| 地址： | 201203 上海市浦*** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | eeprom 存储器 阵列 | ||
1.一种EEPROM存储器阵列，其特征在于，所述EEPROM存储器阵列包括多个存储单元，每个所述存储单元包含位于衬底中的源极、漏极；所述源极上方依次形成有源极浮栅、源极控制栅，所述漏极上方依次形成有漏极浮栅、漏极控制栅；所述衬底上还形成有位于所述源极浮栅和漏极浮栅之间的选择栅；其中，排列为列方向的排序为奇数和偶数的相邻两个存储单元的源极共用，且行方向的所述共用源极通过有源区导通共用，形成埋藏于所述衬底中的源线；
按照列方向交替排列的位线；每条位线将其所在方向的存储单元的漏极连接；
按照行方向排列的字线、控制栅线，每条字线将其所在方向的存储单元的选择删连接，每条控制栅线将其所在方向的存储单元的源极控制栅和漏极控制栅连接。
2.如权利要求1所述的EEPROM存储器阵列，其特征在于，每个存储单元的所述源极浮栅、源极控制栅、漏极浮栅和漏极控制栅与所述选择栅之间形成有一层氧化层。
3.如权利要求1或2所述的EEPROM存储器阵列，其特征在于，对于所述EEPROM存储器阵列中的任一存储单元进行读取时，施加于其所在的控制栅线的电压为0V，施加于其所在的字线的电压为3V，施加于其所在的源线的电压为0V，施加于其所在的位线的电压为1V。
4.如权利要求1或2所述的EEPROM存储器阵列，其特征在于，对于所述EEPROM存储器阵列中的任一存储单元进行擦除时，施加于其所在的字线的电压为11V，施加于其所在的控制栅线、源线及位线的电压为0V。
5.如权利要求1或2所述的EEPROM存储器阵列，其特征在于，对于所述EEPROM存储器阵列中的任一存储单元进行擦除时，施加于其所在的控制栅线的电压为-7V，施加于其所在的字线的电压为8V，施加于其所在的源线和位线的电压为0V。
6.如权利要求1或2所述的EEPROM存储器阵列，其特征在于，对于所述EEPROM存储器阵列中的任一存储单元进行编程时，施加于其所在的控制栅线的电压为8V，施加于其所在的字线的电压为1.5V，施加于其所在的源线的电压为0V，施加于其所在的位线的电压为编程电压。
7.如权利要求6所述的EEPROM存储器阵列，其特征在于，所述编程电压为5V。
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