[发明专利]一种实现FIR滤波的方法和滤波装置

说明书

本发明实施例提供一种实现FIR滤波的方法和滤波装置，将FPGA的α个RAM进行级联，将各个RAM与FIR滤波器连接；设置一个复用周期包括多个时钟周期，每一个RAM在该复用周期的不同时钟周期内均输出一个延迟数据，延迟数据在FIR滤波器中参与滤波运算，前(α‑1)个RAM输出的延迟数据允许分别输入到级联的下一个RAM中；在滤波运算中，当至少两个延迟数据的FIR滤波器系数相同时，将至少两个延迟数据相加得到延迟和值，将延迟和值与FIR滤波器系数相乘得到乘积，将所有的乘积求和得到当前的复用周期的滤波结果。滤波运算是将至少两个延迟数据相加后再进行乘法运算得到乘积，因此减少了执行乘法运算的乘法器单元的数量。

技术领域

本发明涉及FIR滤波技术，特别是指一种实现FIR滤波的方法和滤波装置。

背景技术

数字中频处理技术中，FIR滤波器是不可缺少的重要组成部分，大量的 FIR滤波器用FPGA等器件实现，FIR滤波器的数学方程是实现过程中，需要对输入数据进行延迟，得到滤波器阶数N个延迟数据来进行运算，多是采用IP CORE生成工具生成移位寄存器来实现延迟。

开发工具生成的移位寄存器是通用器件，没有根据FIR滤波器的运算方法和结构特点进行优化，适用于在滤波器阶数较低的情况下使用。

现有技术存在如下问题：当滤波器阶数较高时，根据所选用的资源类型不同，利用开发工具生成的移位寄存器会消耗FPGA内部大量的存储器资源或寄存器资源，容易造成设计资源和时序紧张。FIR滤波器的工作频率始终远高于 FIR滤波器的数据输入速率，在这种情况下采用IP CORE生成工具生成的移位寄存器对资源产生了很大的浪费。

发明内容

本发明要解决的技术问题是提供一种实现FIR滤波的方法和滤波装置，解决现有技术中，FIR滤波器的工作频率始终远高于FIR滤波器的数据输入速率，采用IP CORE生成的移位寄存器对FPGA资源产生很大的浪费的缺陷。

为解决上述技术问题，本发明的实施例提供一种实现FIR滤波的方法，应用于FPGA，方法包括：将FPGA上的α个RAM进行级联，将各个RAM与 FIR滤波器连接；设置一个复用周期包括多个时钟周期，每一个RAM在该复用周期的不同时钟周期内均输出一个延迟数据，延迟数据在FIR滤波器中参与滤波运算，并且前(α-1)个RAM输出的延迟数据允许分别输入到级联的下一个RAM中；在滤波运算中，当至少两个延迟数据的FIR滤波器系数相同时，将至少两个延迟数据相加得到延迟和值，将所述延迟和值与所述FIR滤波器系数相乘得到乘积，将所有的乘积求和得到当前的复用周期的滤波结果。

所述的方法中，FIR滤波器的时钟频率fc，输入数据速率fd，所述设置一个复用周期包括多个时钟周期具体包括：复用周期倍数k＝fc/fd，一个复用周期内包括复用周期倍数个时钟周期。

所述的方法中，每一个RAM在该复用周期的不同时钟周期内均输出一个延迟数据，具体包括：在每一个复用周期开始时更新各RAM的读地址，各 RAM的读地址在该复用周期内是递增或递减的；第一部分的β个RAM按照递增顺序输出延迟数据，则第二部分的γ个RAM按照递减顺序输出延迟数据，当α是偶数时，β＝γ＝(1/2)*α；当α是奇数时，α＝2*β-1＝2*γ+1。