[发明专利]译码装置以及对解析数据进行译码的方法

说明书

 技术领域

本发明涉及译码器技术领域，特别涉及一种译码装置以及对解析数据进行译码的方法。

背景技术

低密度奇偶校验码（Low Density Parity Check Code，LDPC）码字作为一种接近香农门限的码字，不仅在理论界的码字结构研究、构造方法研究、译码算法、比特映射等等领域得到了广泛的研究，而且在工业界也是越来越得到实际的应用。比如，在地面广播电视领域，卫星通信领域，高速磁盘存储领域以及光纤数据通信领域等，都能找到LDPC码字的应用实例。

现有的LDPC译码器的设计主要采用归一化的最小和算法以及乒乓的随机存储器（random access memory，RAM）架构。如图1所示的是现有的一种LDPC译码器的架构示意图。

参考图1，LDPC译码器的架构包括两个RAM，分别为乒RAM11a和乓RAM11b、数据选择器12以及LDPC译码器13。

在工作过程中，首先，解映射得到的数据（称为解析数据）按RAM的地址顺序写入乒乓RAM。实际应用中，乒乓RAM可以是一整块RAM，这样RAM地址可以累加，而乒RAM11a和乓RAM11b是按照使用需要将RAM分成两块区域，其中乒RAM11a和乓RAM11b的大小相等，均为一个LDPC码字长度的深度，而每个地址里面存储的数据宽度由解析数据的位宽决定。

当写地址累加到第一个LDPC块结束地址时（即数据写满乒RAM11a时），数据选择器（MUX）选通乒RAM11a，存储于乒RAM11a的解析数据并行读出到LDPC译码器13开始本块数据的译码。由于此时解析数据已经写满了乒RAM11a，所以继续开始写入乓RAM11b，当写地址累加到第二个LDPC块结束地址时（即数据写满乓RAM11b时），数据选择器选通乓RAM11b，存储于乓RAM11b的解析数据并行读出到LDPC译码器13开始本块数据的译码。当然，此时务必保证上一块（即乒RAM11a对应的LDPC块数据）的LDPC码字已经译码完成，且其译码后比特已经输出。然后，解映射得到的数据继续写入RAM，但此时写地址不再累加，而是重新归零，解析数据开始写入乒RAM11a，继续上述处理过程，如此往复。

可以看出，上述LDPC译码器的结构能够得到广泛应用，需要满足一个条件，就是LDPC译码器必须在前面的解析数据写满一个RAM（乒RAM或者乓RAM，代表一个LDPC码字的长度）所花的时间内，完成一个LDPC码字块的译码过程。也就是说，上述LDPC译码器的结构对码字的长度，解析数据的读入速率有关系。码字长度越长，解析数据的读入速率越慢，越能够满足条件。

事实上，基于高速芯片设计的LDPC译码器其时钟工作速率可以最大支持200~300M左右，所以解析数据的读入速率如果和这个速率相当是可以考虑用上述结构的。

但是，随着通信技术的发展，在基于光纤的超高速的数据通信场景下，一方面由于数据通信具有突发性，码字长度比较短，另一方面由于光纤通信峰值速率达到了每秒千兆次采样（Gigabit Samples Per Second，Gsps）的数量级（1Gsps=1000Msps），远大于200~300Msps的速率，因此现有的LDPC译码器的结构就很难满足实际的需求了。

发明内容

本发明解决的问题是现有的LDPC译码器的结构很难满足超高速码率、短码字的数据译码处理要求。

为解决上述问题，本发明实施例提供了一种译码装置，包括：适于从起始地址开始并按地址累加顺序读入解析数据的随机存储单元，其中所述随机存储单元包括多个子存储单元；适于对经由所述子存储单元输出的解析数据进行译码的译码器；其中，所述子存储单元和译码器的数目关联于解析数据的读入速率与译码器的译码速率之比。

可选地，所述译码器的数目小于所述子存储单元的数目，且所述译码器的数目与所述子存储单元的数目的差值在预设数值范围内，该预设数值范围根据解析数据的读入速率与译码器的译码速率之比来确定。

可选地，所述译码器为LDPC译码器，所述解析数据为LDPC码字对应的比特软值数据。

可选地，所述子存储单元的深度为一个LDPC码字的长度。

可选地，所述子存储单元的宽度由所述解析数据的位宽来确定。

可选地，所述译码装置还包括：适于选通其中一个译码器将经过译码后的解析数据输出的数据选择器。