[发明专利]解码器电路、存储器装置以及多值保险丝电路

权利要求书

1.一种解码器电路，其特征是，所述解码器电路回应一突发序列控制信号，用以经由多个第二选择线存取一存储器阵列内的一存储器位置，包括：

一解码器电路，接收一位址信号并耦接至多个第一选择线；以及

一逻辑电路，耦接至所述多个第一选择线，接收所述突发序列控制信号，以及耦接至所述多个第二选择线；

其中，相应于一设定失能的突发序列控制信号，所述逻辑电路在所述第二选择线上输出由所述第一选择线上所接收的一信号；以及

其中，相应于一设定致能的突发序列控制信号，所述逻辑电路在所述第二选择线上输出所述信号执行一逻辑操作后所产生的一结果信号，所述信号由所述第一选择线上接收。

2.如权利要求1所述的解码器电路，其特征是，所述解码器电路为一列解码器电路。

3.如权利要求1所述的解码器电路，其特征是，所述解码器电路为一行解码器电路。

4.如权利要求1所述的解码器电路，其特征是，所述逻辑操作为一逻辑向左偏移1个操作。

5.如权利要求1所述的解码器电路，其特征是，所述逻辑操作为一逻辑向左偏移n个操作，其中n为大于1的一整数。

6.如权利要求1所述的解码器电路，其特征是，所述逻辑操作为一逻辑向右偏移1个操作。

7.如权利要求1所述的解码器电路，其特征是，所述逻辑操作为一逻辑向右偏移n个操作，其中n为大于1的一整数。

8.一种存储器装置，其特征是，所述存储器装置包括：

n个权利要求1所述的解码器电路；

其中n为大于1的一整数；

其中所述突发序列控制信号是由至少两个解码器电路共用；以及

其中所述位址信号是由至少两个解码器电路共用。

9.一多值保险丝电路，其特征是，所述多值保险丝电路响应于一突发序列控制信号，用以输出一第三信号至一冗余评估电路，所述第三信号对应至一有缺陷存储器单元的一位址，所述多值保险丝电路包括：

一保险丝电路，用于输出一第一信号；

一数值产生器，耦接至接收所述第一信号，用于输出至少一第二信号；以及

一多工器，用于接收至少所述第一信号以及所述第二信号作为输入，接收所述突发序列控制信号作为一选择输入，以及输出所述第三信号。

10.如权利要求9所述的多值保险丝电路，其特征是，所述所述保险丝为一电性保险丝。

11.如权利要求9所述的多值保险丝电路，其特征是，所述所述保险丝为一物理保险丝。

12.如权利要求9所述的多值保险丝电路，其特征是，所述数值产生器对所述接收的第一信号执行一下数1的操作产生一结果，并输出所述结果作为所述第二信号。

13.如权利要求9所述的多值保险丝电路，其特征是，所述数值产生器对所述接收的第一信号执行一上数1的操作产生一结果，并输出所述结果作为所述第二信号。

14.如权利要求9所述的多值保险丝电路，其特征是，所述数值产生器对所述接收的第一信号执行n个操作的逻辑向右偏移；

其中n为一整数，正数或负数，n包括0；以及

其中所述对所述接收的第一信号执行逻辑操作产生的一结果被输出作为所述第二信号。

15.如权利要求9所述的多值保险丝电路，其特征是，所述数值产生器输出一第二信号，其为所述接收的第一信号的一功能。

16.如权利要求9所述的多值保险丝电路，其特征是，所述数值产生器输出一预先定义的第二信号，所述第二信号和所述接收的第一信号互相独立。

17.如权利要求9所述的多值保险丝电路，其特征是，所述数值产生器输出一第二信号作为所述接收的第一信号以及所述接收的突发序列控制信号的一功能。

18.如权利要求9所述的多值保险丝电路，其特征是，除了所述第二信号之外，所述数值产生器输出另外n个其他信号，其中n为大于或等于1的一整数。