[发明专利]硅基高迁移率InGaAs沟道的环栅MOSFET制备方法

说明书

技术领域

本发明属于微电子领域，特别是指一种硅基高迁移率InGaAs沟道的环栅MOSFET制备方法。

背景技术

以硅CMOS技术为基础的集成电路技术遵循摩尔定律通过缩小器件的特征尺寸来提高芯片的工作速度、增加集成度、降低功耗以及降低成本，集成电路的特征尺寸由微米尺度进化到纳米尺度，取得了巨大的经济效益与科学技术的重大进步。目前，Intel中央处理器的(第三代Core i系列)特征尺寸已达到22nm，是采用了FinFet结构、立体结构的三栅晶体管(Inte122nm3-D tri-gate transistor)。Intel宣称，2013年下半年将完成14nm新工艺的开发。对于继续缩小特征尺寸来延续摩尔定律的思路，硅材料出现了不可避免的问题，例如短沟道效应和工艺成本急剧增加。因此选择其他沟道材料是延续摩尔定律的一个途径。

III-V族半导体的电子迁移率远大于硅(GaAs、InAs的电子迁移率分别可达到9000cm²/(V·s)、40000cm²/(V·s)，而硅的只有1300cm²/(V·s))，它们在低场和高场下都具有优异的电子输运性能，是超高速、低功耗nMOS的理想沟道材料。为了应对集成电路技术所面临的严峻挑战，采用与硅工艺兼容的高迁移率III-V族半导体材料代替硅沟道，以大幅提高逻辑电路的开关速度并实现低功耗工作研究已成为近期全球微电子领域的前言和热点。

在Si衬底上外延高质量的III-V族半导体材料是制备Si基高迁移率nMOS的前提。GaAs是研究较为成熟的III-V族材料，本方法采用GaAs作为III-V的代表来研究外延问题。Si和GaAs的晶格适配较大(4.1％)，热失配较大(Si和GaAs的热膨胀系数分别为2.59×10^-6K^-1，5.75×10^-6K^-1)，因此在异质外延时会产生大量的位错。同时，由于极性材料在非极性衬底上外延以及衬底台阶的存在，外延层中会产生大量的反相畴(Anti-phase domain，APD)，反相畴边界(Anti-phase boundary，APB)是载流子的散射和复合中心，同时在禁带引入缺陷能级。这些位错和反相畴边界会一直延伸到外延层的表面，严重影响了外延层的质量。Si基III-V族材料的生长必须解决这两个问题。

除了选择合适的沟道材料，采用立体栅结构势在必行。目前，硅晶体管从平面栅工艺发展到三栅FinFet结构，环栅(gate-all-around)结构晶体管也在研发中。并且，III-V族半导体高迁移率沟道的环栅晶体管也得到了实验室验证(J.J.Gu et al，IEDM，2011，pp.33.2.1)。因此，通过改变沟道与栅的结构来实现提高栅控能力、抑制短沟道效应是晶体管发展的必然趋势。

本方法中采用超高真空化学气相沉积从硅衬底过渡到锗层，通过底层锗的弛豫来消除4％的应变，由于砷化镓与锗的晶格失配只有800ppm，从锗层到砷化镓，避免了失配位错的产生，采用高低温砷化镓层的配合来解决反向畴的问题。同时为了获得围栅沟道，通过III-V族半导体的选择性腐蚀来获得高迁移率的InGaAs纳米柱。最后制作环栅Al₂O₃和电极完成器件。

发明内容

本发明的目的在于，提供一种硅基高迁移率InGaAs纳米柱沟道的MOSFET制备方法，来获得硅基III-V族半导体高电子迁移率环栅MOSFET器件。

本发明提供一种硅基高迁移率InGaAs沟道的环栅MOSFET制备方法，包括以下步骤：

步骤1：在清洗好的硅衬底上，采用超高真空化学气相沉积生长锗层；

步骤2：将硅衬底立即放入MOCVD反应室中，在锗层上依次生长低温成核砷化镓层和高温砷化镓层，形成样品；

步骤3：将样品取出，对高温砷化镓层的表面进行抛光；

步骤4：样品清洗后放入MOCVD反应室，退火后生长MOSFET结构，该MOSFET结构包括依次生长的GaAs缓冲层、InGaP层、InGaAs沟道层、InGaP刻蚀停止层和GaAs接触层；

步骤5：在一个基本单元ABCD内选区刻蚀长方形EFGH到InGaP刻蚀停止层；

步骤6：在选区刻蚀EFGH的位置，进行图形刻蚀InGaP刻蚀停止层、InGaAs沟道层和InGaP层，刻蚀深度到达GaAs缓冲层的表面，在EFGH的位置中的InGaAs沟道层形成有效沟道；