[发明专利]存储器存取方法、存储器存取控制方法、SPI闪存装置及其控制器

说明书

技术领域

本发明有关于一种闪存（flash memory），更具体地，有关于一种串行闪存。

背景技术

随着用户对于处理数字数据的需求越来越大，存取或传输数字数据的速度以及正确性的需求也随之增强，尤其是对于处理器与相关存储器之间的存取操作。在各种存储器技术中，由于闪存(Flash memory)具有可重复写入数据、无需电力维持存储数据、可靠度足够、存取速度更快、体积更小等特性，已广泛运用于计算机系统及便携式电子装置中。一般来说，闪存可分为并行(parallel)闪存及串行(serial)闪存。由于串行闪存所要求的传输线及引脚(pin)较少，因此电路较简单且成本较低，且在印刷电路板上所占的面积较小，故而已成为主要发展趋势，尤其常作为便携式电子装置的存储器装置。

以一个8引脚的串行外围接口(Serial Peripheral Interface，SPI)反及闪存(NAND Flash Memory)为例，SPI NAND闪存的引脚包括芯片选择(Chip Select)引脚CS#、串行数据输入/串行数据输入输出(Serial Data Input/Serial Data Input and Output)引脚SI/SO0、串行数据输出/串行数据输入输出(Serial Data Output/Serial Data Input and Output)引脚SO/SO1、串行时钟(Serial Clock)引脚SCK、写入保护/串行数据输入输出(Write Protect/Serial Data Input and Output)引脚WP#/SO2、保持/串行数据输入输出(Hold/Serial Data Input and Output)引脚HOLD#/SO3、电源供应引脚VCC以及接地引脚GND。为简洁，在本揭露中，串行数据输入/串行数据输入输出引脚SI/SO0、串行数据输出/串行数据输入输出引脚SO/SO1、写入保护/串行数据输入输出引脚WP#/SO2和保持/串行数据输入输出引脚HOLD#/SO3又可被称为串行输入/输出引脚。存储器装置通过芯片选择引脚CS#接收芯片选择信号，用于致能（enable）或禁能（disable）存储器装置。当芯片选择信号为低电平（level）时，致能存储器装置，反之，当芯片选择信号为高电平时，禁能存储器装置。存储器装置通过串行时钟引脚SCK接收串行时钟信号，串行时钟信号提供接口时序（timing）至SPI NAND闪存。地址信息、数据和指令在串行时钟信号的上升边缘被撷取/锁存，而当输出数据时，数据在串行时钟信号的下降边缘被配置至串行数据输出端口。SPI NAND闪存支持标准的SPI以及二位SPI(dual SPI)和四位SPI(quad SPI)。也就是说，其存取操作根据数据流的带宽可分为一位、二位和四位模式。举例而言，在一位存取操作中，串行输入/输出引脚SI/SO0用于输入指令和待写入的串行数据，而串行输入/输出引脚SO/SO1用于输出所读取的串行数据；在二位读取(Dual Read)操作中，串行输入/输出引脚SI/SO0和SO/SO1皆用于输出所读取的串行数据；而在四位读取(Quad Read)操作中，串行输入/输出引脚SI/SO0、SO/SO1、WP#/SO2以及HOLD#/SO3都用于输出所读取的串行数据。

图1A与图1B为传统的SPI NAND闪存的四位读取操作的时序图。在四位读取操作中，在致能芯片选择信号之后，存储器通过串行输入/输出引脚SI/SO0接收并撷取指示四位读取操作的指令CMD，并在经过3个虚拟位(dummy bit)DBi之后，撷取面选择(plane select)位PS，之后接着撷取地址ADD_C。经过1个虚拟字节DBy之后，存储器根据所撷取的地址ADD_C，从存储器数组中读取串行数据，然后通过串行输入/输出引脚SI/SO0、SO/SO1、WP#/SO2以及HOLD#/SO3输出所读取的串行数据，如图1B中的读取数据字节By1～By4所示。由于存储器同时通过4个引脚SI/SO0、SO/SO1、WP#/SO2以及HOLD#/SO3输出所读取的数据，因此其读取数据流的带宽为四位。在虚拟字节DBy期间，串行输入/输出引脚SI/SO0的信号为高阻抗状态High-Z，并在开始输出串行数据(例如字节By1的位4)前由原来接收指令与地址信息的输入模式转换为输出模式。上述面选择位PS用于指示存取存储器时存取位置是对应至存储器中的哪个面。