[发明专利]内嵌栅接地NMOS触发的可控硅瞬态电压抑制器

说明书

技术领域

本发明涉及一种内嵌栅接地NMOS触发的可控硅瞬态电压抑制器，尤其是涉及一种用于静电防护并具有高维持电压的内嵌栅接地NMOS触发的可控硅瞬态电压抑制器，属于集成电路技术领域。

背景技术

自然界的静电放电（ESD）现象对集成电路的可靠性构成严重的威胁。在工业界，集成电路产品的失效30%都是由于遭受静电放电现象所引起的。而且随着集成电路的密度越来越大，一方面由于二氧化硅膜的厚度越来越薄（从微米到纳米），器件承受的静电压力越来越低；另一方面，容易产生、积累静电的材料如塑料，橡胶等大量使用，使得集成电路受到静电放电破坏的几率大大增加。

静电放电现象的模式通常分为四种：HBM（人体放电模式），MM（机器放电模式），CDM（组件充电放电模式）以及电场感应模式（FIM）。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD电流进行泄放。

在集成电路的正常工作状态下，静电放电保护器件是处于关闭的状态，不会影响输入输出引脚上的电位。而在外部静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通，迅速的排放掉静电电流。

然而随着CMOS工艺制程的不断进步，器件尺寸不断减小，核心电路承受ESD能力大大降低，对于低压IC（集成电路）的ESD防护而言，一个有效的静电放电防护器件必须能够保证相对低的触发电压（不能高于被保护电路的栅氧击穿电压），相对高的维持电压（对电源防护而言，要高于电源电压以避免闩锁效应），提供较强的ESD保护能力（ESD鲁棒性），并占用有限的布局面积。为了避免闩锁风险，可以通过提高维持电流，提高维持电压来解决。因此在保证低触发电压的优点的同时，进一步提高其维持电压显得十分必要。

作为一种常用的ESD防护结构，可控硅被广泛的应用于集成电路芯片I/O端口以及电源域的防护中。可控硅有着高鲁棒性、制造工艺简单等优点。但可控硅也有着开速度慢，开启电压高，维持电压低等缺点，对集成电路输入输出端MOS管的栅极氧化层保护不能起到很好的效果。

发明内容

目的：为了克服现有技术中存在的不足，本发明提供一种内嵌栅接地NMOS触发的可控硅瞬态电压抑制器，能够在不影响防护器件触发电压的前提下提高维持电压，来避免闩锁效应。 

技术方案：为解决上述技术问题，本发明采用的技术方案为：

一种内嵌栅接地NMOS触发的可控硅瞬态电压抑制器，包括P型衬底，所述P型衬底上沿横向设置有N阱，在所述N阱和P型衬底上未设N阱的区域中，沿横向依次设有第一N+注入区、第一P+注入区、第三N+注入区、多晶硅栅、第二N+注入区和第二P+注入区；

其中，所述第一N+注入区和第一P+注入区设置在N阱上，所述第三N+注入区的两端分别跨设在N阱和P型衬底未设N阱的区域上，所述多晶硅栅、第二N+注入区和第二P+注入区设置在P型衬底上未设N阱的区域；

所述多晶硅栅、第二N+注入区和第三N+注入区在P型衬底上构成NMOS结构；

所述第一N+注入区、第一P+注入区和第三N+注入区均接入电学阳极，所述多晶硅栅、第二N+注入区和第二P+注入区均接入电学阴极。

所述的内嵌栅接地NMOS触发的可控硅瞬态电压抑制器，其特征在于：所述第一N+注入区和P型衬底的外部结构之间通过第一浅槽隔离进行隔离，所述第一N+注入区和第一P+注入区之间通过第二浅槽隔离进行隔离，所述第一P+注入区和第三N+注入区之间通过第三浅槽隔离进行隔离，所述第二N+注入区和第二P+注入区之间通过第四浅槽隔离进行隔离，所述第二P+注入区和P型衬底的外部结构之间通过第五浅槽隔离进行隔离。

有益效果：本发明提供的内嵌栅接地NMOS触发的可控硅瞬态电压抑制器，采用可控硅中内嵌栅接地NMOS，通过栅接地NMOS触发可控硅，具有结构简单，稳定可靠，触发电压低等优点；能够在不影响防护器件触发电压的前提下提高维持电压，来避免闩锁效应。 

附图说明

图1和图2为本发明内嵌栅接地NMOS触发的可控硅瞬态电压抑制器的结构示意图；