[发明专利]基于多条处理逻辑线实现高速宽带的方法和装置无效
申请号: | 201310290110.1 | 申请日: | 2013-07-11 |
公开(公告)号: | CN103441961A | 公开(公告)日: | 2013-12-11 |
发明(设计)人: | 周杰;何志川;孙伟 | 申请(专利权)人: | 盛科网络(苏州)有限公司 |
主分类号: | H04L12/933 | 分类号: | H04L12/933;H04L12/935 |
代理公司: | 苏州慧通知识产权代理事务所(普通合伙) 32239 | 代理人: | 安纪平 |
地址: | 215021 江苏省苏州市工业园区*** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 基于 处理 逻辑 实现 高速 宽带 方法 装置 | ||
技术领域
本发明涉及网络通信技术领域,尤其是涉及一种通过在芯片内部增加处理逻辑线实现高速带宽的方法和装置。
背景技术
随着网络的快速发展,以及包处理芯片的应用越来越多,对包处理芯片的要求也随之越来越高。尤其是近年来发展火热的云计算技术、数据中心技术,通常要求以太网交换机带宽达百Gbps甚至千Gbps,这就要求以太网交换机的核心部件一包处理交换芯片能提供较高的带宽。
目前的包处理交换芯片采用ASIC技术,尽可能将复杂的处理转发逻辑集成于芯片内部,通过芯片硬件处理数据,从而大大提高了处理速度。然而传统的包处理转发芯片内部一般只有一条处理逻辑线,带宽往往受制于制造工艺,因此芯片的处理速度也同样受到影响,提速空间有限。
发明内容
本发明的目的在于克服现有技术的缺陷,提供一种基于多条处理逻辑线实现高速宽带的方法和装置,通过在芯片内部增加处理逻辑线,实现多条处理逻辑线同时处理收到的报文,实现了高速带宽,大大提高了报文处理速度。
为实现上述目的,本发明提出如下技术方案:一种基于多条处理逻辑线实现高速宽带的方法,在芯片内部设置至少两条逻辑处理线以及用于连接逻辑处理线的连接通道,报文从芯片物理层端口进入到芯片内部后,经芯片内部的逻辑处理线并行处理或顺序处理后,从芯片物理层端口输出。
优选地,每条逻辑处理线的报文处理过程相同。
所述逻辑处理线对报文的处理过程:报文通过通道进入入方向处理引擎后,入方向处理引擎对报文进行解析,得到报文属性,根据报文属性查找转发表确定报文出口,带有出口信息的报文经转发管理模块转发到出方向处理引擎,出方向处理引擎根据报文出口信息对报文进行编辑处理后将报文从物理层端口发送出去。
所述逻辑处理线对报文的处理过程:报文通过通道进入入方向处理引擎后,入方向处理引擎对报文进行解析,得到报文属性,根据报文属性查找转发表确定报文出口,带有出口信息的报文经转发管理模块转发到出方向处理引擎,出方向处理引擎根据报文出口信息对报文进行编辑处理后将报文从物理层端口发送出去。
本发明还揭示了一种基于多条处理逻辑线实现高速宽带的装置,芯片内部包括两条或两条以上的处理逻辑线,每两条处理逻辑线之间通过连接通道进行连接。
优选地,每条处理逻辑线的报文处理过程相同。
每条处理逻辑线包括入方向处理引擎模块、出方向处理引擎模块和转发管理模块,所述报文经入方向处理引擎模块解析得到报文出口信息,再经转发管理模块转发到出方向处理引擎模块,出方向处理引擎模块对报文进行编辑处理后将其从物理层端口发送出去。
每两条处理逻辑线的转发管理模块之间设置有连接通道。
本发明的的有益效果是:(1)芯片内部采用多条处理逻辑线设计,可以在不提高制造工艺的情况下,大大提高了芯片处理速度,满足日益增长的带宽要求;(2)处理逻辑线之间设置连接通道,实现跨逻辑线对报文进行处理,也进一步提高了芯片处理速度,提高了芯片对报文处理的灵活度;(3)在芯片内部增加处理逻辑线的成本低,实用性高,便于进行推广使用。
附图说明
图1是单条处理逻辑线的芯片结构示意图;
图2是本发明基于多条处理逻辑线实现高速宽带的方法的流程示意图;
图3是逻辑处理线对报文处理过程的流程示意图;
图4是本发明实施例1中双处理逻辑线的芯片结构示意图;
图5是本发明实施例2中多条处理逻辑线的芯片结构示意图。
具体实施方式
下面将结合本发明的附图,对本发明实施例的技术方案进行清楚、完整的描述。
本发明所揭示的基于多条处理逻辑线实现高速宽带的方法和装置,在芯片内部增加处理逻辑线,实现多条处理逻辑线对收到的报文进行同时处理,显著提高了芯片带宽,大大降低了芯片成本。
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