[发明专利]一种时钟变换电路

说明书

技术领域  本发明涉及一种基于CMOS工艺的将三值时钟信号TC(Ternary Clock)变换为二值时钟信号BC(Binary Clock)的电路。

背景技术  数字电路系统包含时钟子系统，该子系统又分为时钟分布网络和触发器两部分^[1]。现有技术的时钟分布网络为二值时钟分布网络。而三值信号具有信息量大的特点^[2，3]。如，三值时钟TC在一个周期内有四次跳变(边沿)，而传统的二值时钟BC一个周期内只有两次跳变。因为前者在一个周期内的边沿数比后者的多一倍，所以使用三值时钟的电路有着低功耗的特点^[4，5]。目前现有的数字电路系统中的锁存器、触发器等时序部件都是基于二值时钟而设计的，而非三值时钟。如何将低功耗的三值时钟分布网络与基于二值时钟的数字逻辑单元结合使用，使三值时钟得以广泛应用，从而降低数字系统的功耗。这是目前出现在电路研究和设计者面前的一个新课题。而这种结合使用的难点在于：三值时钟的四次边沿都要得到有效的利用，而又能驱动基于二值时钟的锁存器和触发器等时序逻辑单元的正常工作。用三值时钟驱动基于二值时钟的数字电路系统进行工作又能充分利用三值时钟的四次跳变的技术问题得不到解决，三值时钟就难以得到广泛的应用，其低功耗优势的实际意义也就难以显示出来。

参考文献：

[1]Kim C，Kang S M.A low-swing clock double-edge triggered flip-flop[J].IEEEJournal of Solid-State Circuits，2002，37(5)：648-652.

[2]Wu，X.，Prosser，F.：Design of ternary CMOS circuits based on transmission function theory，International Journal of Electronics，1988，65，(5)，pp.891-905

[3]Prosser，F.，Wu，X.，Chen，X.CMOS Ternary Flip-Flops & Their Applications.IEE Proceedings on Computer & Digital Techniques 1988；135(5)：266-272.

[4]郎燕峰，沈继忠.低功耗四边沿触发器设计[J].电路与系统学报，2012，17(6)：37-41.

[5]胡俊锋，沈继忠，姚茂群等.多值低功耗双边沿触发器设计[J].浙江大学学报(工学版)，2005，39(11)：1699-1702.

发明内容  针对上述三值时钟TC变换为二值时钟BC的技术问题，本发明的任务就是在充分利用三值时钟四次跳变的前提下，把三值时钟变换为二值时钟，以解决三值时钟TC与基于二值时钟BC的数字逻辑单元不能结合使用的问题。

本发明利用发明者的研究成果，创造了一种把三值时钟信号TC变换为二值时钟信号BC的电路，该时钟变换电路将三值时钟的四种边沿变换为二值时钟的两种边沿，而在相同的时间段内两种时钟的边沿数是保持不变的。

本发明采取的技术方案是：先对三值时钟TC的电平切换进行研究；然后用研究成果在保持时钟的边沿数不变的前提下，把三值时钟TC的三种电平值变换为两种电平值；最后用MOS管来实现将三值时钟变换为二值时钟的电路，该时钟变换电路的输出信号就是二值时钟信号BC。

所述的时钟变换电路包含如下技术特征：

A、输入信号为一个三值时钟信号TC，其电平值为0、1和2，电平的切换次序为0→1→2→1→0；

B、输出信号为一个二值时钟信号BC，其电平值为1和2，电平的切换次序为1→2→1；

C、当输入的三值时钟信号TC为电平0时，变换输出二值时钟信号BC电平2；

D、当输入的三值时钟信号TC为电平1时，整形输出二值时钟信号BC电平1；

E、当输入的三值时钟信号TC为电平2时，整形输出二值时钟信号BC电平2。

具有上述特征的时钟变换电路将把电平切换次序为0→1→2→1→0的三值时钟信号TC变换为电平切换次序为2→1→2→1→2(即1→2→1)的二值时钟信号BC。从上述变换过程中可以看出，输入的三值时钟被发明的时钟变换电路变换为二值时钟，而时钟的边沿数保持不变。因此，本发明采用的技术方案实现了发明的任务。