[发明专利]适于高性能视频编码标准HEVC的变换编码器

说明书

技术领域

本发明属于电子电路技术领域，具体涉及视频压缩编码标准HEVC中的变换编码器结构，可应用于超大规模集成电路设计。

背景技术

众所周知，随着电子信息产业的不断发展，数字视频技术的应用已经变得日益广泛。然而，随着图像分辨率的不断提升，其对应的数据量也随之增大。这些海量数据与硬盘容量和信道容量间的矛盾也显得日益突出。因而，高数据率、大数据量问题对现有的压缩算法提出了巨大的挑战，成为了扩展高分辨率视频应用领域的一大瓶颈。如何在不损失或者尽量不损失信息的情况下减少数据量已经成为人们正在研究的问题。因此，许多图像视频压缩算法被人们相继提出。

其中，HEVC作为最新的视频压缩编码标准，其采用了很多高效的图像压缩算法。相对于H.264视频压缩编码标准，它采用了更精细的树状分块结构，使得图像的分块更加精细；而且基本块的大小也由H.264中采用的16×16增大到64×64，使其更适于大图像的压缩。然而在获得更高的压缩效率的同时，其对应的运算复杂度也大大增加。随着基本块大小的提升，HEVC变换单元的大小也随之增大，其需支持4×4、8×8、16×16和32×32四种DCT变换，使得其对应电路中的乘法器个数急剧增大，变换电路变得十分复杂，成为硬件实现的一个难点。因而，设计一个高效的变换编码器显得十分重要。

目前为止，为了减少变换编码模块中的乘法器个数，降低变换编码模块的复杂度，已提出的变换编码结构主要有以下两种：

第一种是在HEVC测试模型中采用的部分蝶形与矩阵乘法器相结合的结构，其利用了变换编码中基矩阵的对称性，减少了3倍的乘法器个数。该结构由四个蝶形结构和四个矩阵乘法器构成。其中，蝶形结构由一系列加法器和减法器组成，在蝶形结构之后，运算被分成两个部分，偶数部分和奇数部分，该奇数部分通过复用变换块大小更小的变换电路来完成计算，该偶数部分则是使用矩阵乘法器进行计算。虽然该结构已经经过优化，但是其矩阵乘法器中乘法器的个数依然很多，不易硬件实现。

第二种是西安电子科技大学提出的专利申请“适于HEVC标准的变换编码器”（专利申请号201210251115.9，公开号CN102857756A）。该发明公布了一种适于HEVC标准的变换编码器，主要用于解决部分蝶形与矩阵乘法器相结合结构中乘法器使用过多的问题。该结构包括一维DCT/DST模块、转置缓冲模块和顶层控制单元。其中，一维DCT/DST模块结合蝶形结构和矩阵乘法阵列，完成HEVC的各种变换编码；转置缓冲模块利用寄存器间的路径延迟和存储器不同的存储和读取顺序，完成变换数据的转置操作；顶层控制单元产生一维DCT/DST模块和转置缓冲模块的复位和使能信号，控制各模块协调工作。但该结构中的一维变换模块依然要使用48个乘法器，其电路结构较复杂，不利于硬件高效实现，且其在实现较大块的变换编码时所需要的时钟周期也比较长。

发明内容

本发明的目的在于针对上述已有技术的不足，提出一种适于高性能视频编码标准HEVC的变换编码器，以降低电路结构的复杂度，减少变换编码时所需要的时钟周期，易于硬件实现，满足HEVC编码标准的高性能实现要求。

实现本发明目的技术思路是：通过对部分蝶形与矩阵乘法器相结合结构中的矩阵乘法操作进行分解，将其复杂的乘法操作分解至多级电路完成，即由简单的移位器和加法器完成操作，使得每一级电路的运算复杂度大大降低，从而缩短关键路径，提高变换编码电路的时钟频率和编码效率，最终得到一个不包含乘法器的适于高性能视频编码标准HEVC的变换编码器。

根据上述思路，本发明的变换编码器包括：一维DCT模块、转置缓冲模块和顶层控制模块，该一维DCT模块的数据输出端与转置缓冲模块的数据输入端相连，数据输入端与转置缓冲模块的数据输出端相连；该顶层控制模块分别与一维DCT模块的复位端、使能端以及转置缓冲模块的复位端、使能端相连，其特征在于：

所述一维DCT模块，包括：

32点蝶形运算单元，用于完成对输入的待变换系数两两相加和两两相减的操作，并将相加操作得到的16个数据输入给16点蝶形运算单元，将相减操作得到的16个数据输入给32点奇系数处理单元；

16点蝶形运算单元，用于完成对32点蝶形运算单元输入的16个数据两两相加和两两相减的操作，并将相加得到的8个数据输入给8点蝶形运算单元，将相减得到的8个数据输入给16点奇系数处理单元；

32点奇系数处理单元，用于求出由32点蝶形运算单元输入的16个数据与这16个数据自身左移后系数的和，并按16组不同的移位次数将求和结果分别进行移位、相加、相减，求得16个变换数据，并输入给转置缓冲模块；