[发明专利]信号解码电路

说明书

技术领域

本发明涉及一种信号解码电路，特别是涉及一种不需使用锁相回路的信号解码电路。

背景技术

随着移动式装置及其功能的爆炸性成长，周边配备问的数据传输速率也跟着呈现指数成长。大幅度采用第三代行动通讯(3G)、长程演进技术(LTE)以及将至的第四代行动通讯(4G)标准都显著地推升移动式装置的数据传输速率。移动式装置的相机开始支持500万像素以上的标准，显示器也因更高的分辨率以及更大的尺寸而变得更鲜艳。的确，许多制造商目前皆已于手机上采用3D技术，而固态内存储存设备也已提高尺寸以及速度，这些都将提高数据传输速率的需求。

处理许多功能问的数据以及沟通的应用处理器需要一个高频宽的管线来处理与日遽增的数据流量需求，而串行接口(Serial Interface)适合处理高信息流量。有鉴于此，MIPI联盟对此串行接口订定规范，M-PHY规格每条线路支持1．25 Gbps／1．5Gbps，甚至可选择每条线路2．5Gbps／3Gbps以及5Gbps／6Gbps。

除了高速模式外，M-PHY规格还定义一种低速的PWM模式，其中时钟信号内嵌于数据线路中。

PWM-GEARsMin.(Mb/s)Max．(Mb/s)PWM-G139PWM-G2618PWM-G31236PWM-G42472PWM-G548144PWM-G696288PWM-G7192576

如上表所示，PWM模式的数据传输速率根据支持的档位而有所不同，开始时系统强制预设档位为速度介于3Mbps至9Mbps的G1，每增加一档位则加倍传输速率（如G2支持6Mbps至18Mbps），最高档位G7可支持192Mbps至576Mbps。图1为显示M-PHY的低速PWM模式的信号波形图。在M-PHY规格中，如图1的波形101所示，当一周期的工作周期（duty cycle）大于50％时（即低逻辑电平时间TN小于高逻辑电平时间TP），系统判定该周期代表高逻辑电平。如图1的波形102所示，当一周期的工作周期小于50％时（即低逻辑电平时间TN大于高逻辑电平时间TP），系统判定该周期代表低逻辑电平。