[发明专利]基于Thyristor的PUF电路单元

权利要求书

1.一种基于Thyristor的PUF电路单元，其特征在于所述PUF电路单元包括：第一传输门TG1，第一反向器INV1、第一延迟单元D1、第一Thyristor单元T1和第二Thyristor单元T2，所述PUF电路单元的输入端CLK通过第一传输门TG1分别同第一Thyristor单元T1和第二Thyristor单元T2的P_enable端相连，所述输入端CLK通过第一反向器INV1分别同第一Thyristor单元T1和第二Thyristor单元T2的N_enable端相连，所述输入端CLK通过第一延迟单元D1分别同第一Thyristor单元T1和第二Thyristor单元T2的IN端相连，所述PUF电路单元的输入端V_ref端直接同第一Thyristor单元T1和第二Thyristor单元T2的V_ref端相连，所述第一Thyristor单元T1和第二Thyristor单元T2的OUT端分别作为所述PUF电路单元的输出端O1和输出端O2。

2.如权利要求1所述的基于Thyristor的PUF电路单元，其特征在于：所述第一Thyristor T1和第二Thyristor T2单元均为Thyristor单元，主要包括第一NMOS晶体管M1、第二NMOS晶体管M2、第一PMOS晶体管M3、第三NMOS晶体管M4、第二PMOS晶体管M5、第四NMOS晶体管M6、第三PMOS晶体管M7、第四PMOS晶体管M8、第五NMOS晶体管M9、第六NMOS晶体管M10、第五PMOS晶体管M11、第六PMOS晶体管M12、第七PMOS晶体管M13和第七NMOS晶体管M14，所述Thyristor单元的输入端IN分别同第一NMOS晶体管M1和第六PMOS晶体管M12的栅极相连，所述Thyristor单元的输入端V_ref直接同第二NMOS晶体管M2的栅极相连，所述Thyristor单元的输入端P_enable分别同第三NMOS晶体管M4和第四PMOS晶体管M8的栅极相连，输入端N_enable分别同第二PMOS晶体管M5和第五NMOS晶体管M9的栅极相连，第一NMOS晶体管M1的源极同第二NMOS晶体管M2的漏极相连，第一NMOS晶体管M1的漏极Qb分别同第一PMOS晶体管M3、第六NMOS晶体管M10、第七PMOS晶体管M13和第七NMOS晶体管M14的栅极相连，并连接到第三NMOS晶体管M4、第四PMOS晶体管M8和第六PMOS晶体管M12的漏极，第三NMOS晶体管M4的源极同第四NMOS晶体管M6的漏极相连，第一PMOS晶体管M3的漏极同第二PMOS晶体管M5的源极相连，第二PMOS晶体管M5的漏极Q分别同第四NMOS晶体管M6、第三PMOS晶体管M7的栅极相连，并连接到第五NMOS晶体管M9的漏极，第三PMOS晶体管M7的漏极同第四PMOS晶体管M8的源极相连，第五NMOS晶体管M9的源极同第六NMOS晶体管M10的漏极相连，第五PMOS晶体管M11的漏极同第六PMOS晶体管M12的源极相连，第五PMOS晶体管M11的栅极直接同地相连，第七PMOS晶体管M13同第七NMOS晶体管M14的漏极相连，作为所述Thyristor单元的输出端OUT端。