[发明专利]时钟校正电路和时钟校正方法

权利要求书

1.一种时钟校正电路，包括：

操作时钟生成电路，所述操作时钟生成电路

基于第一时钟的时钟脉冲通过对由操作时钟的所需频率所确定的固定值进行累加来计算累加值，

在由所述第一时钟确定的时刻的所述累加值中反映与所述第一时钟的频率误差相对应的误差值，

当所述累加值的预定义比特改变时，改变所述操作时钟的状态，以及

输出作为所述累加值的一部分的较低比特值以及由比所述预定义比特更低的比特所表示的值；以及

校正时钟生成电路，所述校正时钟生成电路

将所述较低比特值转换成第二时钟的时钟脉冲的计数，所述第二时钟的频率比所述操作时钟的频率更高，以及

基于对所述时钟脉冲进行计数所需要的时间以及所述操作时钟的时钟脉冲来生成通过校正所述操作时钟所获得的校正时钟。

2.根据权利要求1所述的时钟校正电路，其中，所述固定值的绝对值大于所述误差值的绝对值。

3.根据权利要求2所述的时钟校正电路，其中，所述操作时钟生成电路包括：

校正间隔生成单元，所述校正间隔生成单元用于生成校正间隔信号，所述校正间隔信号示出预定义的第一时间间隔的度过；

第一选择器，所述第一选择器在每次所述第一时间间隔的度过时输出通过所述误差值对调整所述固定值进行调整所获得的校正值，并且在其他情况下输出所述固定值；

触发器，所述触发器经由所述触发器的时钟端子来接收所述第一时钟，在所述触发器内部寄存器中存储所述累加值，并且在所述累加值的所述预定义比特改变时改变所述操作时钟的状态；以及

加法器，所述加法器将加法结果值供应到所述触发器的数据端子，所述加法结果值是通过将所述第一选择器的输出值与所述触发器所存储的所述累加值相加来获得的。

4.根据权利要求1所述的时钟校正电路，其中，所述校正时钟生成电路包括：

计数值计算电路，所述计数值计算电路基于所述较低比特值、所述较低比特值的比特宽度以及所述第二时钟的频率来计算所述时钟脉冲的计数；

计数器，所述计数器输出通过在所述操作时钟的边沿时刻开始对所述第二时钟进行计数所获得的计数值；

检测电路，所述检测电路输出计数停止信号，当检测到所述计数值达到所述时钟脉冲的计数时，所述计数停止信号使得所述计数器停止计数；以及

触发电路，所述触发电路在每次输出所述计数停止信号时改变所述校正时钟的状态。

5.根据权利要求3所述的时钟校正电路，

其中，所述校正值和所述累加值被表示为MSB（最高有效比特）是示出这些值分别为正或负的比特的补码。

6.根据权利要求3所述的时钟校正电路，

其中，所述操作时钟生成电路进一步包括操作时钟校正电路，所述操作时钟校正电路

检测所述操作时钟的状态的改变，

在从所述操作时钟的状态的改变开始预定义第二时间间隔的度过内通过所述校正间隔信号来检测所述第一时间间隔的度过，以及

如果在所述第一时间间隔经过时检测到所述操作时钟的状态的再次改变，则校正所述操作时钟的状态的再次改变。

7.根据权利要求3所述的时钟校正电路，

其中，所述操作时钟生成电路进一步包括操作控制电路，所述操作控制电路

在所述第一时间间隔没有经过时对与所述固定值相对应的所述内部寄存器的比特值进行向上计数，并且还停止所述加法器的操作，以及

在所述第一时间间隔经过时，重新开始所述加法器的操作。

8.根据权利要求1所述的时钟校正电路，包括：

输出选择寄存器，所述输出选择寄存器存储与要输出的时钟类型有关的信息；以及

时钟选择选择器，所述时钟选择选择器基于所述输出选择寄存器所存储的值来从包括所述校正时钟和所述操作时钟的时钟信号组中选择要经由外部端子输出的时钟。

9.根据权利要求8所述的时钟校正电路，

其中，所述校正时钟生成电路从所述输出选择寄存器中读出值，并且如果所读出的值不是给出用于输出所述校正时钟的指示的值，则停止所述校正时钟的生成操作。