[发明专利]层叠式封装件的制法

说明书

技术领域

本发明涉及一种封装件及其制法，尤指一种层叠式封装件及其制法。

背景技术

随着时代的进步，现今电子产品均朝向微型化、多功能、高电性及高速运作的方向发展，为了配合此一发展趋势，半导体业者莫不积极研发体积微小、高性能、高功能、与高速度化的半导体封装件，以符合电子产品的要求。

图1所示者，为现有层叠式封装件的剖视图。如图所示，该层叠式封装件的上封装件1的半导体芯片11的所有电极垫(未图标)需与上封装基板12四周的电性连接垫121相连接，再以上封装基板12底面上的第一焊球13电性接合下封装件2的下封装基板21上四周的第二焊球22，然后再藉由下封装基板21底面上的第三焊球23使得该层叠式封装件可与外界电性接合。

惟，由于该上封装件1的半导体芯片11的所有电极垫需与上封装基板12四周的电性连接垫121相连接，且无法以一般印刷技术制作出尺寸在80微米(μm)以下的第一焊球13，因此，当上封装件1的半导体芯片11为具有较多的电极垫的细线宽线距形式(例如28奈米或22奈米制程)的半导体芯片11时，则势必要增加上封装基板12四周的面积，且该上封装件1的焊线14具有弧高与弧长的限制，致使该等电性连接垫121的布设灵活性受限于该焊线14的打线范围，且该层叠式封装件的厚度也难以降低，即使上封装件1的半导体芯片11使用覆晶(flip chip)方式电性接合，也必须透过该第一焊球13以电性连接下封装件2，而同样需要增加上封装基板12四周的面积，简而言之，上封装件1与下封装件2藉由第一焊球13与第二焊球22相互电性连接，导致该上封装基板12与下封装基板21的尺寸受限于焊球直径大小，进而无法满足人们对于现今电子封装产品的需求(即轻、薄、短、小)。

因此，如何克服上述现有技术的种种问题，实已成为目前业界所急需解决的课题。

发明内容

有鉴于上述现有技术的缺失，本发明的主要目的为提供一种层叠式封装件及其制法，可容许较多的输入输出(I/O)。

本发明的层叠式封装件的制法包括：提供一第一封装件，其包括：第一封装胶体层，其具有相对的第一表面与第二表面；第一电性连接结构，其形成于该第一表面；多个第一导电柱，其形成于该第一封装胶体层中，且其两端分别连接该第一电性连接结构与外露于第二表面；及第一半导体芯片，其设于该第一封装胶体层中，且电性连接该第一电性连接结构；以及于该第一封装件上堆栈第二封装件，该第二封装件包括：第二封装胶体层，其具有相对的第三表面与第四表面；第二电性连接结构，其形成于该第二封装胶体层的第三表面或第四表面上；第二半导体芯片，其设于该第二封装胶体层中，且电性连接该第二电性连接结构；及多个第二导电柱，其形成于该第二封装胶体层中，且电性连接该第二电性连接结构；其中，该第一导电柱电性连接该第二导电柱。

本发明还提供一种层叠式封装件，包括：第一封装件，包括：第一封装胶体层，其具有相对的第一表面与第二表面；第一电性连接结构，其形成于该第一表面；多个第一导电柱，其形成于该第一封装胶体层中，且其两端分别连接该第一电性连接结构与外露于第二表面；及第一半导体芯片，其设于该第一封装胶体层中，且电性连接该第一电性连接结构；以及第二封装件，其堆栈于该第一封装件上，且包括：第二封装胶体层，其具有相对的第三表面与第四表面；第二电性连接结构，其形成于该第二封装胶体层的第三表面或第四表面；第二半导体芯片，其设于该第二封装胶体层中，且电性连接该第二电性连接结构；及多个第二导电柱，其形成于该第二封装胶体层中，且电性连接该第二电性连接结构，其中，该第一导电柱电性连接该第二导电柱。

由上可知，由于本发明采用导电柱来做为封装件间的电性连接，且该导电柱的直经(约为50微米)远小于现有焊球的直经(约为250至300微米)，所以本发明能将电性连接点的间距(pitch)从现有的300至400微米缩减成约100微米，即本发明的封装件能容许较多的输入输出(I/O)，并有利于整体层叠式封装件的微小化。

附图说明

图1所示者为现有层叠式封装件的剖视图。

图2A至图2F所示者为本发明的层叠式封装件的第一封装件的制法的第一实施例的剖视图。

图3A至图3E所示者为本发明的层叠式封装件的第一封装件的制法的第二实施例的剖视图。

图4A至图4H所示者为本发明的层叠式封装件的第一封装件的第一导电柱的制法的剖视图。

图5A至图5C所示者为本发明的层叠式封装件的第二封装件的不同实施例的剖视图。