[发明专利]高压静电保护结构

说明书

技术领域

本发明涉及集成电路制造领域，特别是涉及一种高压静电保护结构。

背景技术

静电放电（ESD）对于电子产品的伤害一直是不易解决的问题，对于高压工艺来说，静电保护器件不仅需要满足耐压要大于电源电压的要求，其静电触发电压还需要小于被保护器件的损坏电压才可以。如图1所示，通常用于静电保护的高压NLDMOS结构在静电发生下，ESD正电荷从输出入焊垫进入此结构漏极后，抬高N-扩散区的电位，发生雪崩击穿，击穿电流通过P阱中的P+扩散区引出，同时抬高P阱的电位，导致此结构中的寄生三极管导通。该三极管是由漏极N-型扩散区、源极的N+扩散区以及其沟道下的高压P阱组成的横向三极管。此三极管开启主要是靠N-扩散区与高压P阱之间的结击穿来触发，触发电压一般比较高，不容易起到保护作用。

发明内容

本发明要解决的技术问题是提供一种能有效的降低LDMOS结构的触发电压，有利于LDMOS在多指状排列下的均匀导通能力，并提高整体静电防护能力的高压静电保护结构。

为解决上述技术问题，本发明的静电保护结构，包括：一N型LDMOS整体置于一硅衬底上方的N型埋层内；所述LDMOS器件的多晶硅栅极右侧的有源区是该器件的漏区，其连接ESD进入端，所述漏区下方有N+型注入区、N-注入区和高压N阱；所述多晶硅栅极左侧的有源区是该器件的源区，所述源区下方有N+型注入区，在所述N+型注入区左侧相邻场氧区域隔离有第一P型有源区，在第一P型有源区左侧相邻场氧区域隔离有第二P型有源区；

所述LDMOS器件其漏极连接ESD进入端，其源极与所述第一P型有源区接地，所述第二P型有源区与所述LDMOS器件多晶硅栅极共接。

其中，所述LDMOS的多晶硅栅极通过一电容连接其漏区。

本发明工作时，当有静电从漏极进入，通过漏极与栅极之间的电容（或者LDMOS本身栅漏之间的寄生电容）以及栅极与地端之间的P阱形成的电阻，组成RC耦合电路，可在栅极上耦合一个电位。使得此LDMOS的沟道导通形成电流，并触发由漏极N-型扩散区、源极的N+扩散区以及其沟道下的高压P阱组成的寄生三极管开启。相对于通常的LDMOS结构（如图1所示），本发明结构可以在N-扩散区与高压P阱之间的结达到击穿电压之前就提供一个衬底电流，使得衬底电位高于源端N型扩散区的电位0.6V以上，触发寄生三极管开启。这样就有效的降低了LDMOS结构的触发电压，有利于LDMOS在多指状排列下的均匀导通能力，也有利于保护住内部电路不受静电损伤，并以此提高整体静电防护能力。本发明的静电保护结构还可以运用于BCD工艺的高压端口的静电保护应用上。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是一种现有高压静电保护的结构示意图。

图2是本发明高压静电保护的结构示意图一，其显示本发明的俯视结构。

图3是本发明高压静电保护的结构示意图二，其显示本发明的剖视结构。

附图标记说明

1 是硅衬底

2 是N型埋层

3 是高压P阱

4 是高压N阱

5 是N-注入区

6 是多晶硅栅极

7、8 是N+型注入区

9、11 是场氧区域

10 是第一P型有源区

12 是第二P型有源区

13 是金属连线

C 是电容

具体实施方式

如图2、图3所示，本发明一实施例，包括：一N型LDMOS整体置于一硅衬底1上方的N型埋层2内；所述LDMOS器件的多晶硅栅极6右侧的有源区是该器件的漏区，其连接ESD进入端，所述漏区下方有N+型注入区7、N-注入区5和高压N阱4；所述多晶硅栅极左侧的有源区是该器件的源区，所述源区下方有N+型注入区8，在所述N+型注入区8左侧相邻场氧区域9隔离有第一P型有源区10，在第一P型有源区10左侧相邻场氧区域11隔离有第二P型有源区12；

所述LDMOS器件其漏区连接ESD进入端，其源区与所述第一P型有源区10接地，所述第二P型有源区12与所述LDMOS器件多晶硅栅极共接，所述LDMOS的多晶硅栅极通过一电容C连接其漏区。