[发明专利]半导体器件的形成方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。

背景技术

随着对超大规模集成电路高集成度和高性能的需求逐渐增加，半导体技术向着更小特征尺寸的技术节点发展，而芯片的运算速度明显受到金属导电所造成的电阻电容延迟的影响。

一方面，为了改善集成电路的性能，利用具有低电阻率、优良抗电迁移能力等优点的铜代替铝作为半导体内的金属互连线，可降低金属互连线电阻。另一方面，利用低k材料或者超低k材料作为金属互连线的层间介质层，可以有效降低电容。

铜双镶嵌技术搭配低k材料所构成的金属层间介质层是目前最受欢迎的互连结构工艺组合，其能够有效改善电阻电容延迟的现象。

而随着半导体器件特征尺寸的进一步缩小，半导体器件的形成工艺面临着越来越多的挑战。其中之一由光刻机的曝光光源所决定，光刻特征尺寸已经接近曝光机台的极限分辨率。双重图形化技术成为解决上述问题的方案之一。双重图形化技术的出发点是将超出光刻机分辨率的设计图形分拆成光刻机能够达到的分辨率的两层图形，并生产相应的两块光刻版，然后通过光刻-刻蚀-光刻-刻蚀的双重图形化工艺，形成所需要形成的刻蚀结构。

为了在介质层中形成形貌一致的刻蚀结构，先在介质层上的金属硬掩膜层中形成形貌一致的掩模图形，然后以包括掩模图形的金属硬掩膜层为掩模，刻蚀所述介质层形成刻蚀结构。

在金属硬掩膜层中形成掩模图形时，先在金属硬掩膜层上形成介质硬掩膜层，然后通过光刻-刻蚀-光刻-刻蚀工艺介质硬掩膜层中形成与掩模图形对应的图案，然后以介质硬掩膜层为掩模，通过一步刻蚀工艺在金属硬掩膜层中形成掩膜图形。此时，由于形成各个掩模图形的刻蚀条件一样，只要保证图案底部的尺寸一致，就能够保证所形成掩模图形的形貌一致，进而保证所形成刻蚀结构的形貌一致。

参考图1，现有通过上述工艺在介质层中形成金属互连线的方法包括：提供半导体衬底100，并在所述半导体衬100上由下至上依次形成介质层102、金属硬掩膜层104和介质硬掩膜层106，所述金属硬掩膜层104的材料为氮化钛，所述介质硬掩膜层106的材料为氧化硅；通过双重图形化技术在所述介质硬掩膜层106中形成第一开口108a和第二开口110a，即先通过光刻和刻蚀工艺在介质掩膜层106中形成第一开口108a，再通过光刻和刻蚀工艺在介质层106中形成第二开口110a；以所述介质硬掩膜层106为掩模，沿第一开口108a和第二开口110a刻蚀所述金属硬掩膜层104，以形成贯穿金属硬掩膜层104的第三开口108b和第四开口110b，所述第三开口108b与所述第一开口108a贯通，所述第四开口110b与所述第二开口108b贯通。然后，以形成有第一开口108a和第二开口110a的金属硬掩膜层106以及形成有第三开口108b和第四开口110b的金属硬掩膜层104为掩模，在所述介质层102中形成沟槽112；在所述沟槽112和沟槽112周围的介质硬掩膜层106上形成金属材料（图未示）；进行化学机械研磨，直至暴露出所述介质层106以及剩余位于所述介质层106中沟槽112内的金属互连线（图未示）。

然而，在对上述工艺形成的金属互连线进行测试时发现：所形成沟槽112的形貌差，导致最终形成金属互连线的形貌差，包括金属互连线的半导体器件的性能较差。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，使所形成金属插塞、金属互连线或双镶嵌结构的形貌较佳，提高包括金属插塞、金属互连线或双镶嵌结构的半导体器件性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：

提供半导体衬底；

在所述半导体衬底上由下至上依次形成介质层、金属硬掩膜层和介质硬掩膜层，所述介质硬掩膜层包括碳原子和氮原子中的至少一种以及硅原子；

在所述介质硬掩膜层中形成两个以上第一开口；

在相邻所述第一开口之间的介质硬掩膜层中形成第二开口；

以所述介质硬掩膜层为掩模，沿所述第一开口和所述第二开口刻蚀所述金属硬掩膜层和所述介质层，直至在所述介质层中形成刻蚀结构，所述刻蚀结构包括通孔和沟槽中的一种或其组合；

在所述刻蚀结构中填充满金属材料，并去除剩余的所述金属硬掩膜层和所述介质硬掩膜层。

可选的，所述介质硬掩膜层还包括氧原子。

可选的，所述介质硬掩膜层的材料为含氮氧化硅或含碳氧化硅，形成所述介质层硬掩膜层的方法为化学气相沉积工艺。