[发明专利]高速数据传输架构

说明书

技术领域

本发明涉及一种高速数据传输架构，尤其是能提升2倍的讯号反应时间以及2倍输入输出总线的使用率。

背景技术

随着电子工业的进步，一般的电子产品提供更多样、更优质的功能，其中主要是藉由大量的高性能电子组件或装置而实现，尤其是各种集成电路(IC)，比如处理器、控制器、内存、电源管理器、驱动器、传感器、微机电系统(Micro Electro Mechanical Systems，MEMS)。这些高性能的电子组件之间需要适当的传输接口以进行数据传输，比如RS232总线、外围组件互连(Peripheral Component Interconnect，PCI)总线、通用序列总线(Universal Serial Bus，USB)、集成电路间(Inter-Integrated Circuit，I2C)总线，藉以协调并整合每个功能而发挥或表现复杂的整体系统功能。

例如，在个人计算机中，处理器可利用高速接口存取内存的数据，或藉USB总线控制外挂的USB装置，比如USB随身碟或USB打印机。此外，个人计算机可由以太网络接口而连结至远程的网络服务器，以进行浏览网站或网络交易。尤其是，可利用时钟信号及多个数据信号建立具简单结构的输入输出总线，同时配合适当的传输协议以实现指令、数据的双向传送，进而达到对电子单元的控制、沟通的目的。

如图1所示，第一电子单元10及第二电子单元20是利用输入输出总线IOB而相互连结，并利用如图2所示的数据传输的讯号波形，是丛发长度(Burst Length)为4的实例，进行数据传递送达，其中输入输出总线IOB包括时钟信号TCK以及四个数据信号IO0～IO3，且是在双倍数据速率(Double Data Rate)的架构下运作，因此可连续传送二笔四位长度的数据，亦即对应于第一指令CMD1的第一指令数据(包含CMD1-D[0]～CMD1-D[3])以及对应于第二指令CMD2的第二指令数据(包含CMD1-D[0]～CMD1-D[3])。具体而言，每笔数据需要二个时钟信号TCK，因此，第二指令数据是在第一指令数据之后二个时钟信号TCK才发送，亦即相连二指令数据之间的时间间隔为二个时钟信号TCK，且输入输出总线IOB的使用率为100％，亦即没有闲置而充分利用。

如果是在Burst Length为2的情形下操作，如图3所示，只使用输入输出总线IOB中的二数据信号(IO0及IO1)，而另二数据信号(IO2及IO3)为闲置，不过每笔数据只需一个时钟信号TCK，因此，能维持相同的数据传输速度。然而，随着实际应用面需要更高速的数据传输，使得时钟信号TCK愈来愈快，很容易发生数据信号的反应时间愈来愈不足，比如数据信号的设立时间(Setup Time)相对于时钟信号TCK不够快，或数据信号的保持时间(Hold Time)不够长，尤其，整个输入输出总线IOB的使用率只有50％，亦即有50％是完全闲置而没有利用到。

因此，很需要一种高速数据传输架构，在传统的输入输出总线的架构下，利用改良的数据传输方式，加快数据传输速率，藉以解决上述现有技术的问题。

发明内容

本发明的主要目的在于提供一种高速数据传输架构，包括第一电子单元、第二电子单元以及输入输出总线，且输入输出总线电气连接第一电子单元及第二电子单元，其中输入输出总线包括一时钟信号线以及N个数据信号线，且N为一偶数，所述数据信号线是被分成第一信号线群组及第二信号线群组，其中第一信号线群组及第二信号线群组的数目相同，亦即N/2。第一电子单元至少包括第一控制器，而第二电子单元至少包括第二控制器，第一控制器及第二控制器分别控制输入输出总线以进行不同的传输操作，包括传送模式及接收模式，藉以实现第一电子单元及第二电子单元之间的数据传输。

例如，当第一控制器及第二控制器分别进行传送模式及接收模式时，第一控制器会持续产生并传送时钟信号至时钟信号线，且每隔一时钟信号，产生一输出数据，而每个输出数据包含N/2个数据信号，并依据时钟信号，交替传送至第一信号线群组及第二信号线群组，其中每个数据信号皆维持二个时钟信号的时间，同时，第二控制器接收来自第一控制器的时钟信号以及所述数据信号，并依据时钟信号以撷取、锁存所述数据信号。

因此，本发明将输入输出总线的使用率提高至100％，并增加2倍的数据信号反应时间，解决在高速的状态下，数据信号反应时间不足的问题。

附图说明

图1为现有技术中数据传输的系统示意图；

图2为现有技术中数据传输的讯号波形图；

图3为现有技术中数据传输的另一讯号波形图；