[发明专利]快速锁定的延迟锁相环

说明书

技术领域

本发明涉及微电子技术，特别涉及延迟锁相环技术。

背景技术

随着超大规模集成电路的性能不断提高，微处理器的主频也在逐渐提高，但是由于印刷电路板技术的限制，主板无法为芯片提供较高频率的时钟信号，因此，在芯片内部，一个稳定的高频时钟产生电路显得尤为重要，产生高频时钟的方法很多，比如振荡器等，但是由于噪声的干扰，时钟的偏移和抖动对系统性能的影响十分明显。本地产生的时钟信号很难满足设计者的要求，甚至会影响电路的性能。现有技术中，在集成电路领域，锁相技术被广泛应用于产生高精度的时钟信号，其中最常用的锁相电路有锁相环和延迟锁相环。延迟锁相环采用的是电压控制延迟线的锁相环路来产生延迟信号，其具有稳定性好、抖动较小、易于输出多相位等特点。

传统的延迟锁相环的结构如图1所示，由参考时钟输入端FREF、鉴相器PD、电荷泵CP、低通滤波器LPF及电压控制延迟线VCDL组成，电压控制延迟线VCDL包括反馈时钟输出端FBACK，参考时钟输入端FREF与鉴相器PD及电压控制延迟线VCDL连接，鉴相器PD与电荷泵CP连接，电荷泵CP通过低通滤波器LPF一端连接，并与电压控制延迟线VCDL连接，低通滤波器LPF的另一端与地线连接，电压控制延迟线VCDL中的反馈时钟输出端FBACK与鉴相器PD连接，其中传统的电荷泵CP的结构如图2所示，包括第一非门INV1、第二非门INV2、UP信号输入端UP、DN信号输入端DN、PMOS开关PM1、NMOS开关NM1、第一偏置电压Vbiasp、第二偏置电压Vbiasn及控制电压Vctrl输出端，UP信号输入端UP通过第一非门INV1与PMOS开关PM1的源端连接，DN信号输入端DN通过第二非门INV2与NMOS开关NM1的源端连接，PMOS开关PM1的漏端与NMOS开关NM1的漏端连接，并与控制电压Vctrl输出端连接，PMOS开关PM1的栅极与第一偏置电压Vbiasp连接，NMOS开关NM1的栅极与第二偏置电压Vbiasn连接，控制电压Vctrl输出端用于与低通滤波器LPF连接以输出控制电压Vctrl。输入参考信号进入电压控制延迟线VCDL进行延迟得到反馈信号，参考信号与反馈信号的相同边沿经由鉴相器PD产生UP或DN信号（若参考信号超前于反馈信号，则产生UP信号，如果参考信号滞后于反馈信号，则产生DN信号），电荷泵CP根据UP和DN信号对低通滤波器LPF进行充电（对应于UP信号）或放电（对应于DN信号），从而使控制电压Vctrl升高或降低。控制电压Vctrl升高导致电压控制延迟线VCDL的延迟变小，则反馈信号产生时刻提前，从而减小UP信号，逼近锁定；控制电压Vctrl降低导致电压控制延迟线VCDL的延迟变大，则反馈信号产生时刻延后，从而减小DN信号，逼近锁定，如图3所示为传统的延迟锁相环工作时序图。

而现在实现延迟锁相环快速锁定的传统方法为是在电荷泵CP中增加更多的充（放）电支路，如图4所示，图4中增加两个充（放）电支路，包括由第三非门INV3、第四非门INV4、PMOS开关二PM2和NMOS开关二NM2组成的第二支路，及由第五非门INV5、第六非门INV6、PMOS开关三PM3和NMOS开关三NM3组成的第三支路，从而增加充（放）电电流，但此种方法会增加电荷泵CP电路的复杂程度，引入多余噪声。

发明内容

本发明的目的是要克服目前实现延迟锁相环快速锁定的方法需要增加充（放）电支路，导致电荷泵电路相对复杂，且引入多余噪声的缺点，提供一种快速锁定的延迟锁相环。

本发明解决其技术问题，采用的技术方案是，快速锁定的延迟锁相环，包括参考时钟输入端、鉴相器、电荷泵、低通滤波器及电压控制延迟线，电压控制延迟线包括反馈时钟输出端，其特征在于，还包括锁定检测电路，所述锁定检测电路与参考时钟输入端连接，并与反馈时钟输出端连接，向电荷泵输出预置信号；

所述参考时钟输入端用于向鉴相器、锁定检测电路及电压控制延迟线输入参考时钟电压；

所述鉴相器用于根据输入的参考时钟电压及反馈时钟电压向电荷泵输出UP信号或DN信号；

所述电荷泵用于根据输入的UP信号或DN信号，以及输入的预置信号控制低通滤波器充电或放电，从而使控制电压升高或降低，控制电压输出给电压控制延迟线；

所述电压控制延迟线用于根据输入的参考时钟电压及控制电压生成相应的反馈时钟电压通过反馈时钟输出端输出给锁定检测电路及鉴相器；

所述锁定检测电路用于根据输入的参考时钟电压及反馈时钟电压生成相应的预置信号输出给电荷泵。