[发明专利]一种集成电路铜互连结构及其制备方法

说明书

技术领域

本发明属于微电子技术领域，具体涉及一种基于原子层沉积镀膜（ALD）技术的集成电路铜互连结构及其制备方法。

背景技术

随着超大规模集成电路和特大规模集成电路的发展，器件集成度不断提高，器件尺寸、互连线的线宽、接触通孔大小及其它特征尺寸都将随之减小，芯片互连成为影响芯片性能的关键因素。目前，铜因其比铝更低的电阻率（低约35%）、更高的抗电迁移能力（约为铝的2倍）以及良好的导热性，已广泛应用于集成电路互连工艺中。

铜在硅和氧化物中扩散都很快，一旦进入硅器件中就会成为深能级受主杂质，使器件性能退化，因此必须在二者之间增加一层阻挡层，起阻挡铜扩散和增加铜与电介质粘附性的作用，目前TaN/Ta 双层结构广泛的被用作Cu 扩散阻挡层、 粘附层与籽晶层。Ru是一种惰性金属，与Ta和TaN相比，其电阻率要低许多，并且Ru与Cu的粘附性极好，所以Ru是一种有前景的Cu阻挡层材料，但是有实验表明Ru单层扩散阻挡层在退火后会出现阻挡失效的情形，所以单层的Ru并不适合作为扩散阻挡层。

随着集成电路尺寸的持续减小，为了能够使得Cu 能够有良好的填充特性，并且保证良好的可靠性，要求Cu的扩散阻挡层、粘附层与籽晶层的厚度非常薄。在32nm 技术节点，扩散阻挡层的厚度要求在2.6nm 左右，在15nm 节点，进一步减小至1.3nm 左右。因此寻找超薄的既有良好的Cu 扩散阻挡性能，又有良好的Cu 粘附性能材料是目前研究的热点。复合结构扩散阻挡层/ 粘附层是非常有潜力的材料。

目前，业界主要采用磁控溅射技术来制备扩散阻挡层和铜籽晶层，然而，随着器件尺寸进一步缩小，介电层的厚度不会随之等比例的缩小，导致特征深宽比增大。在填充高深宽比大于4的孔洞和沟槽时难以保证薄膜的均一性与精确的膜厚控制，因此开发新的制备扩散阻挡层和铜籽晶层的工艺对现代集成电路的发展十分重要，目前原子层淀积技术（Atomic Layer Deposition，ALD）具有很大的潜力。ALD技术可以实现对薄膜厚度的精确控制，由于其自限的表面反应，可对深宽比很大的表面形成均匀的覆盖，此外通过控制不同源脉冲循环的次数比例也可以控制薄膜中不同物质的含量。

发明内容

本发明的目的是提供一种新型的集成电路铜互连结构及其制备方法，以改善Cu阻挡与粘附性能，减少工艺步骤，提高铜互连的导电性能。

本发明提供的集成电路铜互连结构，使用ALD方法交替生长TaN与Ru原子层形成的Ru-N-Ta复合结构代替传统的TaN/Ta结构作为Cu扩散阻挡层/粘附层/籽晶层；其表达式为Ru_x(TaN)_y，其中x, y的取值范围是0.05-0.95，x与y之和为1。

本发明提出的集成电路铜互连结构的制备方法，具体步骤为：

（1）清洗硅基衬底（采用RCA标准工艺），在衬底上依次形成刻蚀阻挡层与绝缘介质层，使用光刻、刻蚀工艺，定位互连位置，并形成金属沟槽、接触孔或通孔；

（2）使用ALD方法交替生长n1层TaN与n2层Ru薄膜，不断重复上述过程，形成Ru-N-Ta薄膜，其中n1、n2为大于等于1的整数；

（3）在Ru-N-Ta结构表面使用电镀法或ALD方法生长Cu，获得铜互连结构；

（4）使用化学机械抛光工艺平整化晶片表面。

 本发明所述的制备方法，Ru-N-Ta的厚度可低至1nm（即最低为1nm），填入沟槽的深宽比可高于10。

 按照本发明所述的方法，在22 nm节点后，由于尺寸已极小，可使用ALD方法直接进行铜的填充互连而不再需要电镀铜工艺。 

 按照本发明所述的方法，通过调节x与y的值可得到较好的Cu扩散阻挡能力与粘附能力，并改善铜互连的导电性能。

 本发明所述的方法，需要使用等离子助原子层沉积（PEALD）技术。

 按照本发明所述的制备方法，所用的Ta的反应源为五（二甲胺基）钽（PDMAT），N的反应源为氨气（NH₃）或氢气（H₂）或氮氢混合气（N₂/H₂）等离子体，Ru 反应源为Ru(Cp)₂或Ru(EtCp)₂或Ru(OD)₃，并使用氧气（O₂）或氧气等离子体。 

本发明所述的制备方法，沉积过程中Ta 源温度应为50~150℃，Ru源温度应为60~140℃。反应腔温度应保持在100~300℃。