[发明专利]交流位置伺服系统控制装置

权利要求书

1.一种交流位置伺服系统控制装置，其特征在于，包括DSP控制模块[I]、双口RAM模块[II]、DSP辨识模块[III]和电源模块[IV]，其中DSP控制模块[I]、双口RAM模块[II]、DSP辨识模块[III]依次连接，DSP控制模块[I]将伺服电机的控制电压值通过双口RAM模块[II]共享给DSP辨识模块[III]，同时，DSP辨识模块[III]预测出对象下一时刻的位置数据，并通过双口RAM模块[II]传输给DSP控制模块[I]，电源模块[IV]为上述三个模块供电。

2.根据权利要求1所述的交流位置伺服系统控制装置，其特征在于，所述DSP控制模块[I]包括DSP芯片、DA模块、CAN通信模块、I/O模块和EEPROM模块，所述DA模块、CAN通信模块、I/O模块和EEPROM模块均与DSP芯片相连，DSP芯片计算出DA值，通过与DSP芯片外部接口连接的DA模块输出控制电压值，DSP芯片通过CAN通信模块和上位机进行数据通信，DSP芯片通过IIC总线扩展的I/O模块读取当前位置量，EEPROM模块对断电后神经网络权值和小波平移因子和伸缩因子的数据进行保存。

3.根据权利要求2所述的交流位置伺服系统控制装置，其特征在于，所述DSP芯片的型号为TMS320F28335、DA模块包括DAC8544IPBFR芯片、DM74ALS138M芯片、74LVC16373ADGVRE4芯片，CAN通信模块包括SN65HVD230D芯片，I/O模块包括PCF8574T芯片、TMP82C55AP-10芯片、74LVC16373ADGVRE4芯片和74LVX3245芯片，EEPROM模块包括24LC256-E/P芯片；上述模块的引脚连接关系为：

DA模块与DSP芯片的引脚连接关系为：

芯片DAC8544IPBFR[U1]的20～5脚D0～D15与TMS320F28335[U31]的XD15～XD31脚相连，芯片DAC8544IPBFR[U1]的1脚接5V模拟电源，5V模拟电源通过去耦第四电容[U4]、第六电容[U6]接模拟地，芯片DAC8544IPBFR[U1]的2脚接模拟地；芯片DAC8544IPBFR[U1]的4脚接5V数字电源，5V数字电源通过去耦第三电容[C3]、第五电容[C5]接数字地，芯片DAC8544IPBFR[U1]的3脚接数字地；TMS320F28335[U31]的XA0～XA2接芯片DM74ALS138M[U29]的1、2、3脚A、B、C，TMS320F28335[U31]的145脚接芯片DM74ALS138M[U29]的4、5脚芯片DM74ALS138M[U29]的15脚与芯片DAC8544IPBFR[U1]的25脚相连，芯片DAC8544IPBFR[U1]的30脚与芯片74LVC16373ADGVRE4[U40]的2脚1Q1相连，锁存器74LVC16373ADGVRE4[U40]的36脚1D1与芯片TMS320F28335[U31]的5脚GPIO0相连；芯片DAC8544IPBFR[U1]的29脚RST与芯片74LVC16373ADGVRE4[U40]的3脚1Q2相连，锁存器74LVC16373ADGVRE4[U40]的46脚1D2与芯片TMS320F28335[U31]的6脚GPIO1相连；芯片DAC8544IPBFR[U1]的23脚A1与芯片74LVC16373ADGVRE4[U40]的5脚1Q3相连，锁存器74LVC16373ADGVRE4[U40]的44脚1D3与芯片TMS320F28335[U31]的4脚GPIO2相连；芯片DAC8544IPBFR[U1]的24脚A0与芯片74LVC16373ADGVRE4[U40]的6脚1Q4相连，锁存器74LVC16373ADGVRE4[U40]的43脚2D4与芯片TMS320F28335[U31]的10脚GPIO3相连；芯片DAC8544IPBFR[U1]的27脚LDAC与芯片74LVC16373ADGVRE4[U40]的8脚1Q5相连，锁存器74LVC16373ADGVRE4[U40]的41脚2D5与芯片TMS320F28335[U31]的11脚GPIO4相连；

CAN通信模块与DSP芯片的引脚连接关系为：

芯片SN65HVD230D[U21]的1脚TXD与TMS320F28335[U31]的176脚CANTXA相连，芯片SN65HVD230D[U21]的4脚RXD与TMS320F28335[U31]的1脚CANRXA相连，芯片SN65HVD230D[U21]的8脚RS接地；芯片SN65HVD230D[U27]的1脚TXD与TMS320F28335[U31]的17脚CANTXB相连，芯片SN65HVD230D[U27]的4脚RXD与TMS320F28335[U31]的19脚CANRXB相连，芯片SN65HVD230D[U27]的8脚RS接地；

I/O模块与DSP芯片的引脚连接关系为：

芯片PCF8574T[U30]的15脚SDA与TMS320F28335[U31]的74脚SDAA相连，芯片PCF8574T[U30]的14脚SCL与TMS320F28335[U31]的75脚SCLA相连；芯片PCF8574T[U30]的13脚与TMS320F28335[U31]的20脚相连；芯片PCF8574T[U30]的4、5、6、7、9、10、11、12脚通过芯片74LVX3245[U47]的3、4、5、6、7、8、9、10脚相连将3.3V电平I/O转换为5V电平I/O；芯片PCF8574T[U34]的15脚SDA与TMS320F28335[U31]的74脚SDAA相连，芯片PCF8574T[U34]的14脚SCL与TMS320F28335[U31]的75脚SCLA相连；芯片PCF8574T[U34]的13脚与TMS320F28335[U31]的21脚相连；芯片PCF8574T[U34]的4、5、6、7、9、10、11、12脚与芯片TMP82C55AP-10[U37]的34～27脚即D0～D7相连；芯片PCF8574T[U34]的PA0～PA7、PB0～PB7、PC0～PC7分别与三个芯片74LVX3245[U44～U46]的3、4、5、6、7、8、9、10脚相连转换为5V电平I/O；芯片TMP82C55AP-10[U37]的8脚A1与锁存器74LVC16373ADGVRE4[U41]的13脚2Q1相连，锁存器74LVC16373ADGVRE4[U41]的36脚2D1与芯片TMS320F28335[U31]的5脚GPIO0相连；芯片TMP82C55AP-10[U37]的9脚A0与锁存器74LVC16373ADGVRE4[U41]的14脚2Q2相连，锁存器74LVC16373ADGVRE4[U41]的35脚2D2与芯片TMS320F28335[U31]的6脚GPIO1相连；芯片TMP82C55AP-10[U37]的5脚与锁存器74LVC16373ADGVRE4[U41]的16脚2Q3相连，锁存器74LVC16373ADGVRE4[U41]的33脚2D3与芯片TMS320F28335[U31]的4脚GPIO2相连；芯片TMP82C55AP-10[U37]的36脚与锁存器74LVC16373ADGVRE4[U41]的17脚2Q4相连，锁存器74LVC16373ADGVRE4[U41]的32脚2D4与芯片TMS320F28335[U31]的10脚GPIO3相连；芯片TMP82C55AP-10[U37]的6脚与锁存器74LVC16373ADGVRE4[U41]的19脚2Q5相连，锁存器74LVC16373ADGVRE4[U41]的30脚2D5与芯片TMS320F28335[U31]的11脚GPIO4相连；芯片TMP82C55AP-10[U37]的35脚RESET与锁存器74LVC16373ADGVRE4[U41]的20脚2Q6相连，锁存器74LVC16373ADGVRE4[U41]的29脚2D6与芯片TMS320F28335[U31]的12脚GPIO5相连；

EEPROM模块与DSP芯片的引脚连接关系为：

芯片24LC256-E/P[U12]的6脚SCL与TMS320F28335[U31]的75脚SCLA相连,芯片24LC256-E/P[U12]的5脚SDA与TMS320F28335[U31]的74脚SDAA相连。