[发明专利]改善半导体器件良率的方法

说明书

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种改善半导体器件良率的方法。

背景技术

半导体器件如存储器（动态随机存取存储器和静态随机存取存储器）以其自身固有的特色：高的集成度、高的集成密度和高的制造难度而标志着一个国家或者一个公司的集成电路技术的总体水平。国际上动态随机存取存储器（Dynamic Random Access Memory，DRAM）的集成度一直以每三年翻两番的速度增长，静态随机存取存储器（Static Random Access Memory，SRAM）也以类似的速度在发展。目前，国际上已研制出采用0.35um技术的16兆位的SRAM。测试芯片已有64兆位的CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）SRAM。SRAM特别是高速缓冲SRAM，是具有高性能计算机的基本构件，高速测试系统和高速数据采集系统也需要使用高速SRAM。另一方面，据有关资料报导，存储器要占世界整个半导体产品市场销售额的30%左右，SRAM占各种存储器的总额的22%左右，并且以21%的平均年增长率在增长。SRAM还有一个特点是制作CMOS SRAM的主要工艺技术可以直接扩展到IC（Integrated Circuit，集成电路）其他类别的电路的生产制造中去，例如通过逻辑电路和专用集成电路等，因此，SRAM作为IC领域中一个极为重要的部分，其良率的重要性是显而易见的。

然而，目前在制造SRAM的过程中，SRAM中的上拉管PMOS和下拉管NMOS是采用一个栅极结构的，如图1所示，图1是NMOS和PMOS共用多晶硅栅的俯视结构示意图；在半导体衬底上形成有P阱区101和N阱区102，在P阱区101内设置一区域为N型有源区104，在N阱区内设置一区域为P型有源区105，在P阱区101和N阱区102上表面沉积一共用多晶硅栅极层103；图2是NMOS和PMOS共用多晶硅栅的剖面结构示意图；在半导体衬底上形成有P阱区101和N阱区102，在P阱区101和N阱区102中形成一浅沟槽隔离结构106，用以隔离NMOS和PMOS结构，在P阱区101和N阱区102上表面沉积一共用多晶硅栅极层103；由于NMOS和PMOS之间的电性差异，通常会在NMOS的栅极结构中注入离子，以抑制多晶硅耗尽效应的发生，减小栅氧化层的电性厚度，所以在进行完NMOS的栅极离子注入工艺后，通常会采用三种方法来制作栅极硬掩膜：

图3是现有技术中采用方法一进行热退火工艺时，注入NMOS栅极的离子水平扩散的结构示意图；如图3所示，方法一在进行完NMOS的栅极离子注入工艺后，进行热退火工艺，再沉积一层低温氧化膜（Low Temperature Oxide，简称LTO），这种方法虽然在进行完后续的刻蚀工艺后，未发现有源区损伤，但是由于热退火工艺的高温，使得注入NMOS栅极的离子107水平扩散至PMOS的栅极结构中，从而影响PMOS的电学性能，进而会降低SRAM的良率。

图4是现有技术中采用方法二进行刻蚀工艺后，NMOS有源区受到损伤的剖面结构示意图；图5是现有技术中采用方法二进行刻蚀工艺后，NMOS有源区受到损伤的俯视结构示意图；如图4和图5所示，方法二在进行完NMOS的栅极离子注入工艺后，沉积一层等离子增强氧化膜（Plasma Enhanced Oxide，简称PEOX），PEOX又称为射频低温等离子体增强二氧化硅薄膜，其是由硅烷和一氧化二氮在温度为400℃的条件下反应生成，PEOX非常疏松，会使多晶硅与注入离子聚集析出，所以，在进行后续的刻蚀工艺形成N型栅极结构108后，无法避免的会使NMOS的有源区受到损伤，如图4中在NMOS有源区上形成缺陷凹口，如图5中的缺陷110，从而降低SRAM的良率。

图6是现有技术中采用方法三进行硬掩膜层沉积后，NMOS和PMOS栅极上的膜厚结构示意图；如图6所示，方法三在进行完NMOS的栅极离子注入工艺后，不进行退火工艺，而直接沉积一层400A的LTO，然而，由于LTO是臭氧和正硅酸乙酯在400℃的低温下反应生成，LTO多孔疏松且张应力大，对下层膜敏感，会受到表面原子扩散速度的影响，NMOS栅极中的注入离子一定程度的聚集在NMOS栅极层的表面，从而使得NMOS和PMOS上所沉积的LTO膜109的厚度不同，进而影响后续的刻蚀工艺，导致SRAM良率的降低。