[发明专利]一种存储器

说明书

技术领域

本发明总地涉及数据存储领域，并且，更具体地，涉及一种存储器。

背景技术

对于当今的芯片，存储器消耗了大量的芯片面积，并且一直是限制芯片以较低操作电压和较高速度运行的瓶颈。此外，在布局布线设计中，存储器一直占用大量金属布线资源，并导致了严重的较高金属层的布线拥塞问题，例如40nm工艺中的第五金属层。

对存储器来说，是字线而非时钟来决定设计。字线的寄生阻容（RC）延迟极大地影响了所要求的目标频率和最小供电电压。

单侧结构是存储器设计中最常使用的结构之一。在单侧结构中，存储器包括一组存储单元阵列和译码模块。译码模块包括预译码模块和最终译码模块。译码模块在该组存储单元子阵列的一侧。这种技术的缺点是，随着数据位宽的增加，字线长度也增加，而寄生RC延迟与字线长度的平方成正比。过高的寄生RC延迟限制了存储器的最大数据位宽。

为解决单侧存储器的字线的高寄生RC延迟问题，在现有技术中一些存储器采用了中央驱动结构。存储单元阵列分为2组。在两组存储单元阵列之间并排设置有译码模块。经最终译码的地址信号经由字线以两个方向传送到2组存储单元子阵列。字线物理地分布在译码模块上。字线长度减少一半，因此字线的寄生RC延迟得到改进。

但由于经最终译码的地址信号经由字线被传送到存储单元子阵列，并且字线物理地分布在译码模块上，因此在译码模块中可能出现布线拥塞。为了解决该拥塞问题，需要使用存储器的较高金属层的布线资源，布线效率低下。

因此，本领域所需要的是一种用于减少布线拥塞、提高布线效率的存储器。

发明内容

本发明阐述了一种存储器，包括两组存储单元子阵列以及并排设置在两组存储单元子阵列之间的译码模块。译码模块包括：用于对地址信号进行预译码的至少一个预译码模块以及用于对经预译码的地址信号进行最终译码并经由字线将经最终译码的地址信号传送到对应的一组存储单元子阵列的至少一个第一最终译码模块和至少一个第二最终译码模块。第一最终译码模块与预译码模块数目相同。每个第一最终译码模块经由第一预译码地址信号线与一个对应的预译码模块相连接。每个第二最终译码模块经由第二预译码地址信号线与一个对应的预译码模块相连接。连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于同一个预译码模块的两侧。

在本发明的一个可选实施方式中，预译码模块包括多个译码器。

可选地，上述译码器包括2-4译码器、3-8译码器和/或4-16译码器。

在本发明的一个可选实施方式中，存储器包括多个预译码模块。

可选地，上述存储器包括与多个预译码模块相同数目的第二最终译码模块。

可选地，连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于同一个预译码模块和至少另一个预译码模块的两侧。

可选地，连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于所有预译码模块的两侧。

在本发明的另一个可选实施方式中，存储器包括一个预译码模块、一个第一最终译码模块和一个第二最终译码模块。

在本发明的一个可选实施方式中，存储单元子阵列是近似正方形。

在本发明的一个可选实施方式中，两组存储单元子阵列中的每一组包括一个或多个存储单元子阵列，每个存储单元子阵列包括相同行数的存储单元。

可选地，每个存储单元子阵列包括相同个数的存储单元。

在本发明的一个可选实施方式中，存储器是只读存储器。

在本发明的一个可选实施方式中，存储器是静态随机存取存储器。

可选地，静态随机存取存储器包括两个预译码模块和两个第一最终译码模块。

可选地，静态随机存取存储器包括两个第二最终译码模块。

可选地，连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于两个预译码模块的两侧。

可选地，两个预译码模块包括读预译码模块和写预译码模块。两个第一最终译码模块包括第一读最终译码模块和第一写最终译码模块。两个第二最终译码模块包括第二读最终译码模块和第二写最终译码模块。

在本发明的一个可选实施方式中，两组存储单元子阵列中的每一组包括一个256行*256列的存储单元子阵列。

在本发明的一个可选实施方式中，字线位于存储器的第三金属层。

在本发明的一个可选实施方式中，存储器采用线宽为40nm的半导体工艺制造。