[发明专利]制造场效应晶体管的方法和设备

说明书

技术领域

本发明的示例性实施例通常涉及场效应晶体管（FET），更具体地，涉及双外延FET。

背景技术

该部分旨在提供背景或上下文。此处的描述可以包括可能被追求但不必是先前已经想到或追求到的概念。因此，除非此处另外指明，本部分中描述的内容并不是本申请的说明书和权利要求书的现有技术并且并不由于包含在本部分中而被承认为现有技术。

半导体和集成电路芯片由于其不断降低的成本和减小的尺寸在很多产品中已经变得普遍。在微电子工业以及其它涉及微观结构（例如微机器、磁阻磁头）的构造的工业中，一直期望减小结构特征和微电子器件的尺寸和/或为给定的芯片尺寸提供更大量的电路。通常，小型化允许在更低功率水平和更低成本下有增强的性能（每时钟周期更多的处理以及产生更少的热量）。当前的技术处于或接近诸如逻辑门、FET和电容器的某些微器件的原子级尺度。具有数亿这种器件的电路芯片并非不常见。进一步的尺寸减小似乎接近迹线和微器件的物理极限，所述迹线和微器件嵌于它们的半导体衬底上并位于所述衬底内。

发明内容

在一个示例性方面中，一种方法包括向鳍片阵列添加第一外延材料。该方法也包括使用第一掩蔽材料覆盖鳍片阵列的至少第一部分以及从鳍片阵列的未被覆盖的部分除去第一外延材料。该方法中包括向鳍片阵列的未被覆盖的部分中的鳍片添加第二外延材料。该方法也包括使用第二掩蔽材料覆盖鳍片阵列的第二部分，以及使用第一掩蔽材料和第二掩蔽材料进行定向蚀刻。

在另一示例性实施例中，一种设备包括处理器和存储程序指令的存储器。所述存储器和程序指令配置成与处理器一起使得所述设备执行动作。所述动作包括向鳍片阵列添加第一外延材料。所述动作也包括使用第一掩蔽材料覆盖鳍片阵列的至少第一部分以及从鳍片阵列的未被覆盖的部分除去第一外延材料。所述动作中包括向鳍片阵列的未被覆盖的部分中的鳍片添加第二外延材料。所述动作也包括使用第二掩蔽材料覆盖鳍片阵列的第二部分，以及使用第一掩蔽材料和第二掩蔽材料进行定向蚀刻。

在另一示例性实施例中，一种计算机程序产品包括包含在有形计算机可读介质上的程序指令，所述程序指令的执行导致操作。所述操作包括向鳍片阵列添加第一外延材料。所述操作也包括使用第一掩蔽材料覆盖鳍片阵列的至少第一部分以及从鳍片阵列的未被覆盖的部分除去第一外延材料。所述操作中包括向鳍片阵列的未被覆盖的部分中的鳍片添加第二外延材料。所述操作也包括使用第二掩蔽材料覆盖鳍片阵列的第二部分，以及使用第一掩蔽材料和第二掩蔽材料进行定向蚀刻。

在另一个示例性方面中，一种设备包括用于向鳍片阵列添加第一外延材料的装置。该设备也包括使用第一掩蔽材料覆盖鳍片阵列的至少第一部分的装置以及用于从鳍片阵列的未被覆盖的部分除去第一外延材料的装置。所述设备中包括向鳍片阵列的未被覆盖的部分中的鳍片添加第二外延材料的装置。该设备也包括使用第二掩蔽材料覆盖鳍片阵列的第二部分的装置，以及使用第一掩蔽材料和第二掩蔽材料进行定向蚀刻的装置。

附图说明

当结合附图阅读时，示例性实施例的前述和其它方面在下文的详细描述中变得更加显而易见，在附图中：

统称为图1的图1A和1B示出了根据一个示例性实施例制造的鳍片FET的俯视图（图1A）和截面图（图1B）。

统称为图2的图2A和2B示出了根据一个示例性实施例在制造阶段期间所述鳍片FET的俯视图（图2A）和截面图（图2B）。

统称为图3的图3A和3B示出了根据一个示例性实施例在另一个制造阶段期间所述鳍片FET的俯视图（图3A）和截面图（图3B）。

统称为图4的图4A和4B示出了根据一个示例性实施例在又一个制造阶段期间所述鳍片FET的俯视图（图4A）和截面图（图4B）。

统称为图5的图5A和5B示出了根据一个示例性实施例在另一个制造阶段期间所述鳍片FET的俯视图（图5A）和截面图（图5B）。

统称为图6的图6A和6B示出了根据一个示例性实施例在又一个制造阶段期间所述鳍片FET的俯视图（图6A）和截面图（图6B）。

统称为图7的图7A和7B示出了根据一个示例性实施例在另一个制造阶段期间所述鳍片FET的俯视图（图7A）和截面图（图7B）。

统称为图8的图8A和8B示出了根据一个示例性实施例在又一个制造阶段期间所述鳍片FET的俯视图（图8A）和截面图（图8B）。

统称为图9的图9A和9B示出了根据一个示例性实施例在另一个制造阶段期间所述鳍片FET的俯视图（图9A）和截面图（图9B）。