[发明专利]一种加法器

说明书

技术领域

本发明涉及可编程设计技术领域，尤其涉及一种加法器。

背景技术

FPGA是一种集成度很高的新型高性能可编程芯片，适用于高速、高密度的高端数字逻辑电路设计领域。由于其内部电路功能是可编程的(Programmable)，因此可以通过硬件描述语言(Hardware Description Language，HDL)和专用设计工具，在其内部灵活地实现极其复杂的电路功能。

在FPGA设计领域，面积通常指的是FPGA的芯片资源，包括逻辑资源和I/O资源等。速度一般指的是FPGA工作的最高频率。由于面积越小，就意味可以用更低的成本来实现产品的功能，因此在实际设计中，使用最小的面积设计出最高的速度是每一个开发者追求目标。

速度优势可以换取面积的节约，即所谓速度换面积原则。所谓的速度优势指的通过进行整个FPGA的设计，使得FPGA中有部分模块的算法运行周期快于其他部分模块，这样，这部分模块就相对于其他部分具有速度优势。利用这部分模块的速度优势来降低整个FPGA设计的使用资源就是速度换面积原则的体现。

速度换面积原则在一些较复杂的算法设计中常常会用到。而在这些较复杂的算法设计中，流水线设计常常是必须用到的技术。当采用流水线设计时，流水线的每一级中常常存在同一个算法(由FPGA中的模块实现)被重复地使用，且不同级中对于该算法的使用次数却不一样的现象。这些被重复使用但是使用次数不同的模块将会占用大量的FPGA资源。

随着FPGA技术的不断发展，FPGA内部越来越多的内嵌了DSP乘法器，为一些常用算法的实现提供了很大的方便，也大大提高了运算的速度和能力。因此，在以往设计中那些被重复使用的模块的速度可以很高，即相对其他部分具有速度优势。利用这个特点，在对FPGA的设计进行改造中，可以将被重复使用的模块改造为由最小的高速单元来实现。

以下以对加法器这样的模块的改造为例，说明现有技术中已有的加法器的原理。

加法器，是为了实现加法即产生数的和的装置，是FPGA设计中的一种基本算术逻辑单元。其性能的好坏，直接影响到FPGA设计的性能和资源使用率。实现加法器的最小的高速单元一般有两种基本的类型：半加器和全加器。

半加器的实现原理示意图如图1所示，其有两个输入和两个输出。其中，两个输入可以分别标识为A、B或X、Y，而输出则通常标识为S(即Sum，表示A与B之和)和C(即Carry，表示A加上B后产生的进位值)。A和B经异或(XOR)运算后即得到S，而经与(AND)运算后即得到为C，即存在下式[1]和[2]：

S=A⊕B]]>     [1]

C＝A·B     [2]

半加器虽能产生进位值，但半加器本身并不能处理进位值。

下表1为半加器的真值表：

表1：

全加器的实现原理示意图如图2所示。其引入了进位值的输入，以计算较大的数。为区分全加器的两个进位线所分别传输的进位值，一般将输入端的进位线所输入的进位值记作C_i或C_in，而将输出端的进位线所输出的进位值记作C_o或C_out。

如图2所示，全加器有三个二进制的输入，其中一个是进位值的输入，所以全加器可以处理进位值。

全加器可以视为由两个半加器组合而成的。全加器的输出S的计算方式如下式[3]，而C_o的计算方式如下式[4]：

S=(A⊕B)⊕Ci]]>     [3]