[发明专利]信号放大电路和方法

说明书

相关申请的交叉引用

本申请要求2012年6月27日提交的申请号为10-2012-0069182的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种信号放大电路和方法，其可以减小放大模拟信号和将模拟信号转换为数字信号的器件中的信号失真。

背景技术

信号放大电路是根据增益来放大输入信号的电路。在半导体器件中使用信号放大电路的原因是为了恢复由于各种负载或噪声而失真的信号。

图1是说明现有的信号放大电路的配置图。

参见图1，信号放大电路包括差分放大单元110以及反相元件120和130，反相元件120和130配置成根据差分放大单元110的放大信号OUT和OUTB的电平来输出不同的逻辑值。

差分放大单元110配置成将输入信号IN与通过将输入信号IN反相而获得的取反输入信号INB之间的电压差放大，并且产生放大信号OUT和取反放大信号OUTB。在使用输入信号IN和INB的全差分输入法中，输入信号IN和INB具有对称的波形，因而放大信号OUT和OUTB也具有对称的波形。

第一反相元件120和第二反相元件130在放大信号OUT和OUTB的电平高于逻辑阈值时输出低电平的信号，以及在放大信号OUT和OUTB的电平低于逻辑阈值时输出高电平的信号。分别来自第一反相元件120和第二反相元件130的输出信号OUT1和OUT2是输入信号IN和INB的反相形式。

图2是差分放大单元110的配置图。

参见图2，差分放大单元110可以包括两个放大器210和220。第一放大器210和第二放大器220具有相同的配置，包括两个NMOS晶体管N1和N2、两个PMOS晶体管P1和P2、以及电流源IS1。两个NMOS晶体管N1和N2接收电源电压VDD，并且NMOS晶体管N1和N2中流动的电流量的总和通过电流源IS1来恒定地保持。

第一放大器210和第二放大器220通过将输入信号IN和INB之间的电压差放大而分别产生放大信号OUT和OUTB。

当端子A的电压高于端子B的电压时，NMOS晶体管N1下拉驱动节点C。因此，PMOS晶体管P1和P2响应于节点C的电压而导通，并且输出节点D被上拉驱动。另一方面，当端子A的电压低于端子B的电压时，NMOS晶体管N2下拉驱动节点D。

第一放大器210分别经由端子A和B接收输入信号IN和INB，并且输出放大信号OUT。第二放大器220分别经由端子A和B接收取反输入信号INB和输入信号IN，并且输出取反放大信号OUTB。

图3是反相元件120和130的配置图。

参见图3，反相元件包括NMOS晶体管N3和PMOS晶体管P3。当输入节点E的电压高于逻辑阈值时，NMOS晶体管N3下拉驱动输出节点F，并且低电平的信号输出到输出节点F。另一方面，当输入节点E的电压低于逻辑阈值时，PMOS晶体管P3上拉驱动输出节点F，并且高电平的信号输出到输出节点F。

图4是说明与现有的信号放大电路有关的问题的波形图。

由于差分放大单元110以及反相元件120和130的晶体管的驱动能力的限制，信号在经过差分放大单元110以及反相元件120和130时可能被延迟。延迟值可能根据放大单元的制造工艺和晶体管的类型（NMOS或PMOS）而改变。

第一波形图410示出放大信号（OUT、OUTB）的波形以及第一反相元件和第二反相元件的输出（OUT1和OUT2）的波形，说明了根据制造工艺的延迟差异所产生的问题。假定在制造工艺之中仅在延迟上存在差异，并且假定存在三种制造工艺，假定对于第一工艺而言每个晶体管完全地驱动节点所需的时间被设定为（1*单位时间），对于第二工艺而言为（3*单位时间），对于第三工艺而言为（5*单位时间）。

响应于输入信号IN从低电平到高电平的转变，差分放大单元110利用第一放大器210的被PMOS晶体管P2上拉驱动的输出节点D以及第一反相元件120的被NMOS晶体管N3下拉驱动的输出节点F来输出低电平信号。类似地，因为第二放大器220和第二反相元件130以不同的方式被驱动，所以差分放大单元110输出高电平信号。