[发明专利]一种数据与地址共用引脚自适应调整访存粒度的方法

说明书

技术领域

本发明面向多用途高性能服务器，涉及多核/众核处理器内部存储控制器(简称存控)结构、存储控制器通过处理器芯片引脚与存储器颗粒相连电路，以及存储器颗粒之间连接电路的设计，属于计算机体系结构领域。

背景技术

当前处理器核数不断增加，为了充分发挥处理器计算性能，必须有效利用存储器访问(简称访存)带宽。以P表示所有数据与地址引脚(简称引脚)的总带宽(GB/s)，以D表示数据总线带宽(GB/s)，A表示地址总线带宽(GB/s)，则有P＝D+A。在引脚数与时钟频率一定(因此P是常数)的情况下，现有体系结构设计采用了固定的D与A，分为两大类：

第一类，数据引脚与地址引脚分开。存储控制器的个数决定了D/A比例。如果只有一个存控，大多数引脚作数据总线，D约等于P。但由于地址信息流少，每个从首地址读写的数据位数(访存粒度)很宽，例如256数据引脚访问DDR3型存储器(共连续地址多发次数，突发长度为8)的访存粒度为256字节。短于256字节的访存指令无法有效利用访存带宽。大部分云计算或其他事务处理类应用访存粒度只有4～8字节(整型、单精浮点4字节，长整型或+双精浮点8字节)。以8字节访存为例，单存控256位数据总线的实际带宽利用率只有8/256约0.03P。

增加存控个数虽然可以降低访存粒度，但同时也增加了地址引脚数目进而减少数据带宽。如果存控数目多到使得访存粒度达到8字节(64位)，GB级的寻址常需要接近32位地址信息，D的理论极限是0.67P。实际上由于典型存储器(如DDR3)时序地址总线信息占用率不满(数据总线为倍率)，实际实施可行的带宽D在0.5P以下。这意味着如果固定D/A比例，则满足事务处理计算任务的需要必将大幅降低科学计算应用的数据带宽。大多数科学计算任务在众核高性能处理器芯片上运行的性能瓶颈是访存带宽，带宽减半意味着性能减半。

第二类，数据与地址分时复用处理器芯片引脚。这类设计常见于嵌入式系统低端处理器，主要解决的问题是处理器封装简单，引脚数量接近寻址所需的引脚数，因此需要从引脚分时发出地址信息和读写数据。由于应用目的仅仅在于节约引脚数，因此D与A设计上是固定的，其缺点与第一类设计本质上是一样的，不能同时适应两类应用的性能需要。

在访存粒度固定的情况下，其他一些现有技术在不改变D/A比例前提下挖掘数据局部性，可以适当提高带宽利用率，但效果有限。缓存技术(Cache)在核数多的情况下不具有可扩展性：核数越多，每个核平均缓存越少，命中率越低；一个核获得的缓存行(Cache Line，典型为128字节，连续编址)存在于缓存短暂瞬间恰好被另一处理器核访问的几率很小；因此核数越多，缓存效果越差。GPGPU(通用图形处理器)技术每32个线程组成一个Warp单位，执行SIMD(单指令多数据流)的向量指令，使得同一访存数据段可以被向量指令中的不同线程交错访问其不同位置的数据元素，不需要显式地在源程序中不同线程间交换数据，简化了编程。但是这一技术仍然假设相当宽的同一连续数据段的数据(GPGPU典型为32字节)能够被有效利用，而很多任务处理程序没有大于8字节的数据局部性，访存地址十分发散，带宽利用率会很低。例如，尽管GPGPU往往对科学计算类任务能实现十几到几十倍的加速，但用于图(如最短路径)计算时，相对于同一代CPU加速度很少超过二倍。总之，如果处理器与存储器接口设计上D/A很高，采用处理器内部通讯机制在处理器核之间交换数据，可以适当提高利用率，简化编程，但无法解决任务处理类程序访存发散，访存带宽利用率低的问题。

目前，尚未发现有专利或者文献讨论共用地址与数据引脚，并根据程序行为自适应改变引脚功能的访存方法。

发明内容

本发明所使用的一些术语定义如下：

处理器核心：多核/众核处理器中具有独立指令流水线的最小指令处理硬件单元。

存储器颗粒：片外存储器颗粒，由若干个二维存储器阵列(Bank)和对应的控制逻辑部件(行选择器、列选择器等)构成。多个Bank共享一组数据引脚。

存储控制器(简称存控)：存储控制器是用来管理流入及流出主存的数据流的电路，用以解析处理器发出的存储器访问地址等信息，同时对多个指令流水线发出的访存指令进行缓存和调度，并向片外存储器发送读写指令。

存储器访问(简称访存)：处理器内部存储控制器向存储器发出读写访问指令。

本发明的目的是提出一种多核处理器数据与地址共用引脚自适应调整访存粒度的方法，使得应用程序能实现访存带宽的高利用率。

本发明提供的技术方案如下：