[发明专利]芯片的布局方法

说明书

技术领域

本发明涉及布局算法，尤其涉及一种芯片的布局方法。

背景技术

目前，在现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)应用中，要求集成电路具有可编程或可配置的互连网络，逻辑门通过可配置的互连网络而彼此连接。作为独立芯片或系统中核心部分起作用的FPGA已经广泛被应用于大量微电子设备中。广义的FPGA的逻辑门的定义，不单指简单的与非门，也指具有可配置功能的组合逻辑与时序逻辑的逻辑单元或由多个逻辑单元互连而组成的逻辑块。

随着FPGA芯片规模的扩大，布局算法愈发显得关键和重要，主要面临两方面的挑战：如何应对大规模的布局电路和提高芯片性能。在芯片上全局时钟个数有限的情况下，如何保证在处理大规模电路寄存器具有很多时钟信号时不会出现时钟安全问题，成为保证芯片质量的关键。

目前工业界还没有提出很好的能够保证解决设计多时钟情况下时钟安全的方法。

发明内容

本发明的目的是提供一种在芯片上全局时钟个数有限的情况下，而大规模集成电路寄存器具有很多时钟信号时，解决时钟安全问题的芯片布局方法。

为实现上述目的，本发明提供了一种芯片布局的方法，该方法包括：

获取逻辑单元时钟信号的总数M和种类L；

在芯片的全局时钟信号个数N小于所述获取到的逻辑单元时钟信号的总数M时，根据所述逻辑单元时钟信号的种类L，对所述逻辑单元进行归类，每类逻辑单元具有相同的时钟信号；

根据每类逻辑单元的时钟信号，从L类逻辑单元中选取N类逻辑单元；将所述N个全局时钟信号分别作为所选取的N类逻辑单元的时钟信号；将其余的L-N类逻辑单元分别构建为宏模块；将所述宏模块布局到芯片上时，选择所在区域的一个局部时钟信号作为所述宏模块的时钟信号；

根据所述宏模块，更新预设的网表；

根据更新后的网表建立目标函数，计算出所述宏模块在芯片布局中的位置。

在上述方法中，所述方法还包括：

在所述芯片的全局时钟信号个数N大于或等于所述获取到的所述逻辑单元时钟信号的总数M时，将所有逻辑单元直接构成所述芯片布局中的基本单位，采用全局时钟信号作为基本单位的时钟信号。

在上述方法中，所述根据所每类逻辑单元的时钟信号，从L类逻辑单元中选取N类逻辑单元包括：

按照每个种类时钟信号下的逻辑单元的个数，对每个种类时钟信号进行排序；依据排序结果，从L类逻辑单元中选取N类逻辑单元。

在上述方法中，所述根据所述构建的宏模块，更新预设的网表包括：

将预设的网表中组成宏模块的逻辑单元替换为宏模块，将所述基本单位和宏模块表示为节点；

根据所述节点之间的连接关系更新所述网表中每个逻辑单元各端口上的连线信息。

在上述方法中，所述根据更新后的网表建立目标函数，求解出所述宏模块在芯片布局中的位置之后还包括：

根据所述求得的宏模块在芯片布局中的位置和预设的宏模块的大小，依次确定宏模块中每个逻辑单元在芯片布局中的位置。

在上述方法中，所述方法还包括：

判断布局到芯片上的逻辑单元和宏模块之间是否有重叠，在有重叠的情况下，将所述宏模块或逻辑单元移动到重叠位置周围空闲的位置。

本发明通过将时钟信号下的逻辑单元个数较小的逻辑单元构建宏模块，有效地保证了时钟安全问题，从而提高了芯片性能；此外，因为本发明宏模块的构建，减少了时钟信号的占用量，因此可以应对大规模的布局电路。

附图说明

图1为本发明实施例的芯片布局方法的流程图；

图2为逻辑单元的基本组成结构图；

图3为一种网表的结构示意图；

图4为另一种网表的结构示意图。

具体实施方式

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

图1为本发明实施例的芯片布局方法的流程图。如图1所示，本发明芯片的布局方法包括：

步骤101，将预设的用户电路进行综合以及库映射，得到基本单元。