[发明专利]具有深槽结构的图形化应变PMOS器件及其制作方法

说明书

技术领域

本发明涉及半导体技术，特别涉及应变P沟道金属氧化物半导体场效应晶体管（PMOSFET）。

背景技术

在半导体集成电路发展到超深亚微米的时代，通过采用应变硅技术可以提高半导体器件载流子迁移率和电流驱动能力。应变技术凭借其与传统工艺的兼容性与对性能大幅度的提升而备受关注。在P型金属氧化物半导体场效应晶体管（PMOSFET）的沟道中引入沿沟道长度方向的单轴压应力可以使器件性能获得提升；在平行于沟道平面内引入较大双轴张应力也可以使器件性能获得提升，且器件驱动能力随应力的增大而增大。

目前的应变硅技术主要分为全局应变技术和局部应变技术。局部应变技术通常只在半导体器件的局部区域引入应力。局部应变技术主要有锗硅源漏（SiGe S/D）或碳硅源漏（SiC S/D），双应力层（应变氮化硅盖帽技术CESL），应力记忆技术（Stress Memorization Technique，SMT）和浅槽隔离（Shallow Trench Isolation，STI）等，现有局部应变MOS器件截面结构示意图如图1，其包半导体衬底1、浅槽隔离区2、栅氧化层3、栅极4、源极扩展区5、漏极扩展区6、侧墙7、锗硅或碳硅源漏8、源极重掺杂区9、漏极重掺杂区10、应变氮化硅盖帽层11、源极与漏极。其中应变淡化硅盖帽层11与锗硅或碳硅源漏8可同时也可单独运用于一个器件中。所述源极扩展区5及源极重掺杂区9并列设置在衬底1上表面靠近源极的位置，所述漏极扩展区6与漏极重掺杂区10并列设置在衬底1上表面靠近漏极的位置，若该器件设置有锗硅或碳硅源漏8则一个锗硅或碳硅源漏8设置在源极重掺杂区9的上表面，并与源极扩展区5相接触，另一个锗硅或碳硅源漏8设置在漏极重掺杂区10的上表面，并与漏极扩展区6相接触，源极扩展区5及漏极扩展区6之间的衬底1上表面设置有栅氧化层3，栅极4设置在栅氧化层3上方，栅极4靠近源极和漏极的两侧各设置有一个侧墙7，浅槽隔离区2位于有源区外侧，即将沟道区、源极和漏极包围，浅槽隔离区2、锗硅或碳硅源漏8、侧墙7及栅极4的上表面覆盖有应变氮化硅盖帽层11。其中，沟道区既是指源极扩展区5及漏极扩展区6之间的区域。局部应变技术通常向沟道中引入单轴应力，其中单轴压应力能够在提升PMOS器件驱动能力的同时不带来其他性能的降低，如器件稳定性降低，阈值电压波动等；另外局部应变技术由于与CMOS技术具有良好的工艺制造兼容性以及制作方法简单，在提高半导体器件性能时只需要增加少量成本，因此受到业界广泛的青睐。但局部应变技术是间接的将应力转移到沟道区中，这个转移的过程必定存在一定程度的应力的衰减或释放，从而限制其主要应用于沟道长度小于130nm的小尺寸器件，且沟道平均应力较小，通常小于1GPa；对沟道长度大于130nm的器件，局部应变技术带来的器件性能提升并不明显。

全局应变技术包括锗硅虚拟衬底，绝缘体上应变硅（SSOI），绝缘体上锗硅（SGOI）等，现有采用虚拟衬底全局应变MOS器件截面结构示意图如图2，其包括源极、漏极、衬底1、锗硅虚拟衬底12、应变硅层27、浅槽隔离区2、栅氧化层3、栅极4、源极扩展区5、漏极扩展区6、侧墙7、源极重掺杂区9、漏极重掺杂区10，所述锗硅虚拟衬底12设置在衬底1上表面，应变硅层27设置在锗硅虚拟衬底12上表面，源极扩展区5及源极重掺杂区9并列设置在应变硅层3上表面靠近源极的位置，所述漏极扩展区6与漏极重掺杂区10并列设置在应变硅层3上表面靠近漏极的位置，源极扩展区5及漏极扩展区6之间的应变硅层上表面设置有栅氧化层3，栅极4设置在栅氧化层3上方，栅极4靠近源极和漏极的两侧各设置有一个侧墙7，两个侧墙7分别设置在源极扩展区8或漏极扩展区10上方，浅槽隔离区2位于有源区外侧，即将沟道区、源极和漏极包围。全局应变技术可向沟道区引入较大的双轴应力，通常大于1GPa，且其应力不受器件尺寸的限制。但衬底材料的制备工艺复杂，制造成本较高。通常在一个硅片上只能产生一种类型的应变，不能满足不同器件对不同应变的需求，器件设计灵活性较低。对于锗硅虚拟衬底，应变硅层27应力随弛豫锗硅层锗含量的增大而增大，而要制作高锗含量的弛豫锗硅层，锗硅层的厚度不能太小；另外顶层应变硅层27的临界厚度随弛豫锗硅层锗含量的增加而减小。

若能将全局应变技术与局部应变技术结合，将全局应变技术应用于局部区域，向局部区域引入较大的应力，则可在有效提升器件性能的同时不降低器件设计的灵活性。

发明内容

本发明的目的是为克服目前应变PMOSFET采用局部应变技术沟道应力分布不均匀，而采用全局应变技术器件设计灵活性较低的缺点，提供一种具有深槽结构的图形化应变PMOS器件及其制作方法。