[发明专利]制造具有屏蔽电极结构的绝缘栅半导体器件的方法

说明书

相关申请的交叉引用

本申请涉及题目为“METHOD OF MAKING AN ELECTRODE CONTACT STRUCTURE AND STRUCTURE THEREFOR”的申请，该申请具有案卷号ONS01413F2，具有共同受让人和共同发明人，该申请与本身请一起同时提交。

技术领域

本文一般地涉及半导体器件，并且更具体地涉及形成绝缘栅器件和结构的方法。

背景技术

金属氧化物场效应半导体晶体管（MOSFET）器件已经用于许多功率切换应用（例如，DC-DC转换器）中。在典型的MOSFET中，栅电极通过施加适当的栅极电压来提供导通和关断控制。举例来说，在N型增强式MOSFET中，导通在导电的N型反转层（即，沟道区）响应于超过固有阈值电压的正的栅极电压的施加而形成于P型体区内时发生。反转层将N型源区连接至N型漏区，并且允许多数载流子在这些区域之间传导。

有一类其中栅电极形成于从半导体材料（例如，硅）的主表面向下延伸的沟槽内的MOSFET器件。电流在该类器件中主要以垂直的方向流过器件，并且因此能够使器件单元封装得更紧密。在其他全部条件相同的情况下，封装较紧密的器件单元能够提高载流能力并且降低器件的导通电阻。

实现降低的比导通电阻（欧姆·单位面积）的性能是MOSFET器件设计者的一个重要目标。降低的比导通电阻能够为MOSFET设计确 定产品成本和毛利润或盈利能力。例如，低的比导通电阻允许较小的MOSFET管芯或芯片，这进而在半导体材料和封装结构方面导致更低的成本。但是，在制造可实现包括降低的比导通电阻在内的所期望性能的更高密度的MOSFET器件方面仍然存在着挑战。此类挑战包括：提供可靠的管芯尺寸缩减，降低制造成本，简化工艺步骤，以及提高成品率。

因此，所希望的是具有用于减小单元间距，降低制造成本，简化处理步骤，提高成品率或者它们的组合的方法及结构。此外，与相关的结构相比，用于维持或提高电性能的方法和结构是有利的。

发明内容

根据本发明的一个方面，提供一种用于制造具有屏蔽电极结构的绝缘栅半导体器件的方法，包括以下步骤：提供具有主表面的半导体材料区；形成从所述主表面延伸至所述半导体材料区之内的沟槽；形成沿着所述沟槽的表面的第一电介质层；形成邻接于所述第一电介质层的第一导电层，其中所述第一导电层被配置为屏蔽电极；从所述沟槽的上侧壁表面去除所述第一电介质层的部分；其后形成沿着所述沟槽的所述上侧壁表面的栅极电介质层；形成邻接于所述栅极电介质层的第一间隔层；其后形成覆盖于所述第一导电层上的第二电介质层；去除所述第一间隔层；以及形成邻接于所述栅极电介质层和所述第二电介质层的第二导电层，其中所述第二导电层被配置为控制电极。

根据本发明的一个方面，其中形成所述第一间隔层的步骤可以包括形成包含抗氧化材料的所述第一间隔层，并且其中去除所述第一间隔层的步骤包括蚀刻所述第一间隔层。

根据本发明的一个方面，其中形成所述第一间隔层的步骤可以包括形成氮化物间隔层。

根据本发明的一个方面，还包括在所述栅极电介质层与所述第一间隔层之间形成第二间隔层的步骤。

根据本发明的一个方面，其中形成所述第二间隔层的步骤包括形成 结晶半导体间隔层。

根据本发明的一个方面，其中形成所述第二电介质层的步骤可以包括使用局部氧化来形成所述第二电介质层。

根据本发明的一个方面，其中形成所述第一导电层的步骤可以包括使所述第一导电层凹进到所述第一电介质层的上表面之下的步骤。

根据本发明的一个方面，还可以包括以下步骤：在所述半导体材料区内形成第一掺杂区，其中所述第一掺杂区和沟槽是邻接的，并且其中所述第一掺杂区具有第一导电类型；以及形成邻接于所述第一掺杂区的第二掺杂区，其中所述第二掺杂区具有与所述第一导电类型相反的第二导电类型。

根据本发明的一个方面，还可以包括以下步骤：形成覆盖于所述主表面上的第三电介质层；形成覆盖于所述第三电介质层上的第四电介质层，其中所述第三和第四电介质层包括不同的材料，并且其中所述第三和第四电介质层在形成所述沟槽的步骤之前形成；以及在形成所述第二电介质层的步骤之后蚀刻以去除所述第一间隔层和所述第四电介质层。

根据本发明的一个方面，其中形成所述沟槽的步骤可以包括形成具有倾斜侧壁的所述沟槽。