[发明专利]一种静电释放保护电路版图及集成电路

说明书

技术领域

本申请涉及半导体集成电路技术领域，尤其涉及一种静电释放(ESD，Electro-Static discharge)保护电路版图及集成电路。

背景技术

当集成电路(IC)经受静电释放(ESD，Electro-Static discharge)时，放电回路的电阻通常都很小甚至几乎为零，造成高强度的瞬间放电尖峰电流，流入相应的IC管脚。瞬间大电流会严重损伤IC，局部热量甚至会融化硅片管芯。ESD对IC的损伤还包括内部金属连接被烧断，钝化层受到破坏，晶体管单元被烧坏。ESD会给电子产品带来致命的危害，它降低了产品的可靠性，增加了维修成本。所以电子设备制造商通常会在电路设计的初期就考虑ESD保护。

现有技术中的一种ESD保护管的版图如图1所示，其中采用N型金属氧化物半导体(NMOS，N-Mental-Oxide-Semiconductor)管或P型金属氧化物半导体(PMOS,P-Mental-Oxide-Semiconductor)管做驱动管兼做ESD保护管，LOGIC代表控制MOS管栅极的逻辑电路。以NMOS管为例做说明：所述ESD保护管中的NMOS管的电路版图如图2所示，其中右边图形为框内版图的所有层次的显示图。其中，S表示源(Source)端，D表示漏(Drain)端。Drain端布置在NMOS管内侧，Source端布置在NMOS管外侧。

图3为该NMOS管的等效电路，其中左图为正常情况下的电路图，右图为静电释放时的电路图，其中，Rsub为硅片衬底(Substrate)的寄生电阻，NMOS管的Source端、Drain端和Substrate形成一个寄生的NPN型三极管，硅片衬底是这个寄生三极管的基极，B点电压为寄生三极管的基极电压。实现静电放电方法是：先击穿NMOS管的Drain端和硅片衬底之间的寄生二极管，然后寄生电阻Rp上有电流流过，B点电压上升，开启所述寄生三极管。该寄生三极管为最主要的放电路径。

具体结合图4和图5，对静电放电过程说明如下：

步骤1：通过击穿反偏的寄生二极管泄放ESD电荷。

如图4所示，作为ESD保护管的NMOS管的漏端与衬底之间有一个反偏的寄生二极管。以PS测试模式(将集成电路的I/O引脚或电源引脚施加正电压：将接地引脚(GND)接地)为例，ESD正电荷由焊盘(PAD)进入到作为ESD保护管的NMOS管，漏端电压会被抬高，当漏端电压到达寄生二极管的反偏击穿电压(一般为6～7V)，寄生二极管就会反向导通，把ESD正电荷泄放到P型衬底(P-SUB)中，被P-SUB连接的地吸走。正常情况下，这种击穿为雪崩击穿，是可以恢复的。

步骤2：通过寄生三极管泄放ESD电荷。

如图5所示，寄生二极管被击穿后，ESD电流经过衬底电阻抬高寄生三极管的基极电压达到开启电压，寄生三极管开启后把ESD电荷由MOS管的漏端泄放到源端，被接源端的衬底吸走。

这种放电原理决定了作为ESD保护管的NMOS管的布图方式需具备如下特征：

1、漏端面积要大，并且需要构造出自对准硅化物金属硅化物阻挡层(SAB，salicide block)，这样寄生二极管反偏后，ESD电荷放电的通道会宽阔。

漏段宽度为：contant row(n)*contant width+(n-1)*contant space+contant to SAB space+2*minimum SAB width on drain side-SAB overlap polay gate。

其中各项的含义为：

Contant row：接触孔的行数；

Contant width：接触孔的宽度；

Contant space：接触孔的间距；

Contant to SAB space：接触孔到SAB的距离；

Minimum SAB width on drain siade：SAB在Drain端的最小宽度；

SAB overlap poly gate：SAB与多晶硅(poly)之间交叠的宽度。

2、在一定程度下，反向二极管越易击穿，ESD电荷就越易被泄放。使用ESD植入可以降低二极管的反偏击穿电压，它在n+与p-的交界处掺杂p+，形成齐纳二极管，使二极管更易被击穿。

3、作为ESD保护管的NMOS管的源端的接触孔不能太靠近多晶硅栅极。

4、源端的面积不要太小。