[发明专利]线路基板、半导体封装结构及线路基板制作工艺

说明书

技术领域

本发明涉及应用于半导体封装领域的线路基板、半导体封装结构及线路基板制作工艺。

背景技术

目前在半导体封装技术中，芯片载体(chip carrier)是一种将半导体集成电路芯片(IC chip)连接至下一层级的电子元件，例如主机板或模块板等。线路基板(circuit board)是经常使用于高接点数的芯片载体。线路基板主要由多个图案化导体层(patterned conductive layer)及多个介电层(dielectric layer)交替叠合而成，而两图案化导体层之间可通过导体孔(conductive via)而彼此电连接。

倒装接合(flip-chip bonding)是一种应用于高接点数的芯片封装技术，其可通过多个以面阵列方式排列的接垫，将IC芯片连接至线路基板。为了连接倒装接合用的凸块，线路基板的接垫面积必须设计得够大，以确保凸块与接垫之间的接合面积足以达到所要求的接合强度。然而，较大的接垫面积也对应使得线路基板的布线密度不易提高。

发明内容

本发明的目的在于提供一种线路基板，应用于半导体封装技术。

本发明的再一目的在于提供一种半导体封装结构，以应用于封装半导体集成电路芯片。

本发明的又一目的在于提供一种线路基板制作工艺，用以制作出应用于半导体封装领域的线路基板。

为达上述目的，本发明的一种线路基板包括以下构件。一线路叠构具有一第一表面及相对第一表面的一第二表面。一第一图案化内部导体层配置在第一表面且具有多个第一接垫。一第一图案化外部导体层配置在第一图案化内部导体层上且具有多个第一导体柱，其中各第一导体柱位在对应的第一接垫上。第一介电层覆盖第一表面、第一图案化内部导体层及第一图案化外部导体层且具有多个第一凹陷，其中各第一凹陷暴露出对应的第一导体柱的顶面及侧面。

本发明的一种半导体封装结构包括一线路基板及一芯片。线路基板包括以下构件。一线路叠构具有一第一表面及相对第一表面的一第二表面。一第一图案化内部导体层配置在第一表面且具有多个第一接垫。一第一图案化外部导体层配置在第一图案化内部导体层上且具有多个第一导体柱，其中第一导体柱位在对应的第一接垫上。一第一介电层覆盖第一表面、第一图案化内部导体层及第一图案化外部导体层且具有多个第一凹陷，其中第一凹陷暴露出对应的第一导体柱的顶面及侧面。芯片焊接至这些第一导体柱。

本发明的一种线路基板制作工艺包括以下步骤。提供一线路叠构及一第一图案化内部导体层，其中线路叠构具有一第一表面及相对第一表面的一第二表面，而第一图案化内部导体层配置在第一表面且具有多个第一接垫。形成一第一图案化外部导体层，其中第一图案化外部导体层配置在第一图案化内部导体层上且具有多个第一导体柱，而第一导体柱位在对应的第一接垫上。形成一第一介电层，覆盖第一表面、第一图案化内部导体层及第一图案化外部导体层。移除第一介电层的局部以形成多个第一凹陷，其中第一凹陷暴露出对应的第一导体柱的顶面及侧面。

基于上述，在本发明中，通过介电层的凹陷来暴露出位在接垫上的导体柱的顶面及侧面，以在较小的二维接垫面积下提供较大的三维焊接面积，有助于提高接垫间距及增加布线密度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1A为本发明的一实施例的一种线路基板的局部剖视图；。

图1B为图1A的X部分的放大图；

图1C为图1A的Y部分的放大图；

图2绘示图1A的线路基板的局部俯视图；

图3绘示图1A应用于半导体封装结构；

图4A与图4B分别绘示图1A的线路基板的局部放大剖面及现有线路基板的局部放大剖面；

图5为本发明的另一实施例的一种线路基板的局部剖视图；

图6为本发明的另一实施例的一种线路基板的局部剖视图；

图7绘示图6的线路基板的局部俯视图；

图8A为本发明的另一实施例的一种线路基板的局部剖视图；

图8B为本发明的又一实施例的一种线路基板的局部剖视图；

图9A至图9G以剖面绘示本发明的一实施例的一种线路基板制作工艺；

图10A至图10B以剖面绘示本发明的另一实施例的一种线路基板制作工艺；

图11A至图11C以剖面绘示本发明的另一实施例的一种线路基板制作工艺。

符号说明

50：半导体封装结构

52：芯片