[发明专利]形成具有提升式源极和漏极区的半导体设备的方法及对应的半导体设备

说明书

技术领域

本发明大体有关于形成半导体设备的方法及对应的半导体设备，且更特别的是，有关于具有提升式源极和漏极区的半导体设备的形成及对应的半导体设备。

背景技术

半导体设备传统包含大量的个别电路组件，例如晶体管、电容器及电阻器。这些组件在内部连接成可形成成为例如存储设备、逻辑设备及微处理器的核心组件的复杂集成电路。为了改善集成电路从而提升半导体设备的效能，近来已有人努力增加电路及半导体设备之中的功能组件数以提高机能及/或通过增加电路组件的操作速度及/或通过减少电路组件及/或半导体设备的耗电量。若减少特征的尺寸有可能在相同的面积上形成更加大量的电路组件，因此允许扩大电路的机能以及减少信号传播延迟而致使电路组件的操作速度增加。因此，将半导体设备及/或电路组件的尺寸缩小成更小的比例及尺寸，可开启改善诸如耗电量及操作速度的问题的可能性。

场效晶体管为集成电路及半导体设备的主要组件。它们用来作为集成电路的开关组件以及允许控制流经位于源极区与漏极区间的信道区的电流。该源极区及漏极区两者为高度掺杂区。在N型晶体管中，源极和漏极区是掺杂N型掺杂物，反之，在P型晶体管中，源极和漏极区均掺杂P型掺杂物。信道区的掺杂与源极和漏极区的掺杂相反。形成于信道区上方以及用薄绝缘层与其隔开的柵极电极是利用外加柵极电极电压来控制信道区的导电率。取决于柵极电极电压，该信道区可切换导电状态(“开启状态”)与实质不导电状态(“关闭状态”)。

若减少场效晶体管的尺寸，重要的是在晶体管处于导电或开启状态时要维持信道区的高导电率。信道区在开启状态下的导电率取决于信道区的掺杂物浓度、电荷载子的移动率、信道区在晶体管宽度方向的延伸范围以及源极区与漏极区的距离(习称为“信道长度”)。尽管减少信道区的宽度导致信道导电率减少，然而减少信道长度可增强信道导电率。电荷载子移动率的增加致使信道导电率增加。

随着特征尺寸减少，信道区在宽度方向的延伸范围也会减少。信道长度的减少带来多个与其有关的问题。首先，必须提供微影及蚀刻的先进技术以便可靠及可再制地产生具有短信道长度的晶体管。此外，源极及漏极区在垂直方向及横向需要高度精密的掺质分布以便提供结合有想要的一般可控性的低片电阻率及接触电阻率。在减少晶体管的集成电路组件的尺寸或规模时会遭遇的另一问题是晶体管的设备组件会相应地按比例缩小，例如柵极电极长度与柵极电极绝缘层的厚度。具有远低于65奈米的关键尺寸的极端缩放半导体设备通常易受其对设备效能有不利影响的数种问题所扰。例如，对于极端缩放半导体设备，柵极电极绝缘体材料开始呈现过量泄露电流(excessive leakage)，因此，在柵极电极与底下的信道区之间无法提供可靠性良好的充分电隔离。因此，有电介质常数约大于4的替代材料(在此被称为高k电介质)已被考虑使用于先进设备，包括先进CMOS设备。可做出由高k电介质制成的柵极电极绝缘体，其厚度是大于由SiO₂所制成者，而不牺牲容量性质(capacity properties)从而可提供泄露电流显著减少的效益。候选材料包括过渡金属氧化物、硅化物及氮氧化物，例如氧化铪、硅化铪及氮氧化铪。

不过，已发现，在用来激活先前所植入的掺杂物以及使植入所造成的晶体损伤再结晶的后续退火工艺期间，高k介电材料会失稳。高k柵极电极电介质的失稳导致晶体管的参数及性质失控的变化，这对晶体管的效能有不利影响，甚至可能导致设备故障。

在增加半导体设备的效能以及减少半导体设备的耗电量时会遭遇到的另一主要问题是由接触及/或串联电阻(串联电阻器)所给出，特别是CMOS设备之中。在与低功率半导体设备有关的技术中，减少接触电阻的可能方法是由所谓的提升式源极/漏极方法给出。此一方法是通过选择性磊晶成长半导体材料层于半导体基板上方来形成与柵极电极毗邻的提升式源极区和提升式漏极区。硅化区域通常随后在提升式源极和漏极区中形成，以改善接触。然而，另一个问题是出现在形成硅化接触区期间，由于源极/漏极区隔离不当以及在柵极电极以及源极/漏极区之间形成非意图的硅化物以致于在柵极电极与源极或者是漏极之间建立传导短路。传统上，必须执行仔细又复杂的蚀刻及清洁程序借此形成提升式源极/漏极区而对于高介电柵极电极材料没有不利影响以及避免彼的失稳。